形成通路结构的方法以及制造具有了该结构的相变存储器件的方法

文档序号:6853651阅读:161来源:国知局
专利名称:形成通路结构的方法以及制造具有了该结构的相变存储器件的方法
技术领域
本发明涉及制造半导体器件的典型方法,本发明更特别地涉及在制造相变存储器件的处理过程中在半导体器件上形成小通路结构的典型方法。
背景技术
即使在存储器件的电源被中断时,非易失性存储器件仍能够使存储的数据保持一段时间。因此,非易失性存储器件广泛用于计算机、移动通信系统、存储卡以及不频繁对存储器进行加电而且不频繁访问存储器的其它应用。
闪存器件是一类通常采用层叠栅极结构的存储单元的非易失性存储器件。层叠栅极结构包括顺序层叠在沟道区域上的隧道氧化层、浮动栅极、栅极间介质层以及控制栅极。通过提高隧道氧化层的膜质量并提高存储单元的耦合比,可以增强闪速存储单元的可靠性和程序有效性。
相变存储器件是与闪存器件的运行方式不同的另一类非易失性存储器件。相变存储器件的基本结构和运行过程采用电可擦除可编程相变材料。
典型相变存储器件内的单位存储单元包括访问器件和与该访问器件串联的数据存储元件。数据存储元件通常包括底部电极,电连接到访问器件;以及相变材料层,接触该底部电极。当写电流流入访问器件和底部电极时,在相变材料层与底部电极之间的界面上产生焦耳热(有时被称为I2R热)。焦耳热趋向于使相变材料层变得更非晶态或者更晶态。
显然,该相变不需要在完全晶态与完全非晶态之间变换,而是在两个落入完全晶态与完全非晶态之间的合成频谱(compositionspectrum)内的单独区域内,仅在两种局域有序(local order)的可检测、可识别态之间进行变换。相变材料层也表现基于其结构态(structuralstate)的各种电特性或者参数,该结构态在例如电阻值随着非晶态的增强而增大和电阻值随着晶态的增强而降低中反映。
与相变存储器件有关的一个缺点是,为了在相变材料内激发可检测到的相变要求较高的写电流值。施加必要高写电流电平的要求往往会限制用于将写电流传送到每个单元的地址线和相关访问器件的尺寸和相关载流量能够被减小的程度。因此,访问器件和地址线的尺寸往往可以确定在相变存储器件中可以实现的集成度。
减小写电流要求的一种方法是采用封闭结构(confinedstructure),在该封闭结构中,在露出底部电极的微细通孔内形成相变材料层,以减小与底部电极的接触面积。具有封闭结构的相变存储器件提供在其内可以激发相变的减小的材料体积,因此,提高了写电流通过相变材料的有效电流密度。第6,117,720号美国专利和第2003—73295号美国专利公开了合并封闭结构的相变存储器件的例子,为了符合下面提供的描述的需要,在此引用它们的全部内容供参考。
同时,为了增强具有封闭结构的相变存储器件的集成度,应该减小填充了相变材料层的通孔的直径。例如,为了制造256兆字节级的高集成相变存储器件,应该使形成的通孔具有约50nm或者更小的直径。然而,通常利用溅射方法沉积相变材料层,溅射方法往往表现较差的分级覆盖(step coverage),较差的分级覆盖往往使问题复杂化,难以利用相变材料层均匀填充微细通孔。
特别是,在传统的溅射沉积期间,在沉积相变材料层时,往往在该通孔的上部边缘或者边沿周围形成材料的突出(overhanging)区域。该突出区域提高了在填充该通孔的相变材料层上产生诸如空隙的缺陷的可能性。这种缺陷的可能性往往还随着通孔的高宽比的提高而提高,例如,如果通孔的直径减小,而通孔的深度保持相对不变。
此外,正如第6,117,720号美国专利描述的那样,可以采用化学机械抛光(CMP)工艺确定通孔内的相变材料层。然而,如果相变材料,例如,含有锗—锑(有时称为stibium(锑))—碲(GST)的合金是易失性的,或者非常容易受CMP工艺的影响,在CMP工艺中,可以除去过量相变材料。第2003—73295号美国专利公开描述了一种解决该问题的方法,在该方法中,通过在填充通孔的GST合金层上形成顶部电极,然后,各向异性蚀刻导电(电极)层和相变材料层以形成层叠结构,可以减少CMP处理过程中丢失的相变材料层。
然而,在这种各向异性蚀刻工艺中,暴露的GST合金层的侧面部分承受不同程度的蚀刻损伤。特别是,随着为了提高相变存储器件的集成度而不断减小GST合金层图形尺寸,GST合金层图形往往更容易受到蚀刻损伤的影响,因此,增加了相变存储器件的工作特性降级的可能性,降低了处理量和/或者所获得的存储器件的可靠性。

发明内容
本发明的典型实施例提供形成通路结构的方法,该方法提高了在微细通孔内形成可靠通路栓塞的能力。
本发明的另一个典型实施例提供用于制造相变存储器件的方法,在该方法中,在微细通孔内由相变材料层形成的通路栓塞表现增强的可靠性。
本发明的又一个典型实施例提供用于制造相变存储器件的方法,该方法省略了各向异性蚀刻相变材料层,从而减少相变存储器件工作特性的降级。
本发明的又一个典型实施例提供用于制造更高集成相变存储器件的方法。
根据本发明的典型方法包括在半导体衬底上形成导电层。然后,形成共形或者模制绝缘层,以覆盖该导电层。然后,通过模制绝缘层形成露出导电层的某个区域的通孔。然后,在模制绝缘层以及通孔的内侧壁和下表面上形成通路填充层。然后,除去靠近通孔的上部边沿或者边缘区域的部分通路填充层,以形成通路填充层图形,该通路填充层图形至少保留在通孔的下表面上。至少顺序并重复执行一次形成通路填充层和通路填充层图形的过程,以在通孔内形成通路栓塞。
在此处详细说明的典型实施例中,可以利用离子束蚀刻工艺(有时称为离子铣削),除去通路填充层,在离子束蚀刻工艺中,高能离子束以相对于通孔开口轴线倾斜入射角的方式定向至通路填充层。通常使离子束具有足以防止离子束直接入射在通孔的下表面,而且经常至少防止离子束直接入射通孔侧壁的下部部分的入射角。显然,适当入射角范围常常随着通孔的高宽比的增大而增大。根据通孔的高宽比,可以预料其入射角在30°至85°范围内的离子束可以满足该方法内的用途。
在某些典型实施例中,在足以露出模制绝缘层的上表面的处理条件下,使用于除去在通孔的上部边沿或者边缘附近形成的部分通路填充层的处理过程持续某个时间。
作为一种选择,例如,该工艺的实施例包括修改的离子蚀刻或者铣削处理过程,它用于除去在通孔的上部边沿或者边缘附近形成的通路填充层的上部部分。在该选择性实施例中,在除去所有通路填充层之前,终止离子蚀刻工艺,从而产生通路填充层,在蚀刻之后,该通路填充层在模制绝缘层的上表面上保持减小后的厚度。在该例子中,在最后形成通路填充层图形期间,顺序除去在该处理过程中此时残留在模制绝缘层上的部分通路填充层。
在该处理过程的其它实施例中,例如,在形成通路栓塞后,可以在模制绝缘层和该通路栓塞的上部表面上形成电、热接触该通路栓塞的顶部导电层。
本发明的另一个典型实施例涉及制造相变存储器件的方法,该方法包括在半导体衬底上形成层间绝缘层;在层间绝缘层上形成底部电极。然后,可以在层间绝缘层上形成模制绝缘层,以覆盖底部电极。然后,通过该模制绝缘层形成通孔,确定该通孔的大小和取向,以露出底部电极的某个区域。在模制绝缘层上以及通孔的内侧壁和下表面上形成相变材料层。
然后,除去在通孔的上部边沿或者边缘附近形成的部分相变材料层,以形成相变材料层图形,该相变材料层图形包括至少残留在通孔的下表面上的部分相变材料,即,底部电极的上部表面区域最初确定的部分相变材料。顺序执行形成相变材料层和相变材料层图形的处理过程,然后,至少重复一次而且很可能重复多次该处理过程,以在通孔内,至少利用两个单独相变材料层图形形成一个通路栓塞。


通过更具体说明下面提供的并由附图示出的特定典型实施例,本发明的典型实施例显而易见。
图1是根据本发明典型实施例制造相变存储器件的方法的工艺流程图。
图2至8是示出根据本发明的另一个典型实施例制造相变存储器件的方法的剖视图。
图9是根据本发明的一个典型实施例使用的多室设备的原理剖视图。
图10是示出根据图9的离子束蚀刻室的典型实施例的原理剖视图。
提供这些附图是为了有助于理解本发明的典型实施例,下面将更详细说明本发明的典型实施例,而且不应该不恰当地认为它们限制本发明。特别是,未按比例绘制附图所示各单元的相对间隔、位置、大小和尺寸,而且为了清楚起见,对它们进行了放大、缩小或者其它修改。此外,本技术领域内的技术人员明白,在某些例子中,基准层可以由几个大致相同厚度和/或者相同成分的子层构成,这些厚度和/或者成分可以包括随机的或者有意有步骤改变的厚度和/或者成分。同样,可以认为基准“层”形成在另一层或者衬底“之上”,而无论该另一层或者衬底是直接形成在下部基准层或者衬底之上,还是至少部分形成在覆盖该基准层的其它中间层或者图形上。因此,正确的是,即使在中间层防止上部基准层与下部基准层直接接触的例子中,仍将上层称为形成在另一个下层“之上”。
具体实施例方式
现在,将参考附图更全面说明本发明的典型实施例,附图示出了本发明的特定典型实施例。本技术领域内的普通技术人员还明白,仅为了更清楚和减少附图的数量,省略了大量替换配置。普通技术人员还明白,在不脱离本说明书的实质范围的情况下,可以选择性地或者单独将对典型实施例说明或者描述的各种结构单元中的某些结构单元组合在一起,以实现其它填充过程和半导体器件制造过程和/或者用于制造半导体器件的方法。
图1是示出根据本发明典型实施例制造相变存储器件的典型方法的工艺流程图。此外,图2至8是用于说明根据本发明典型实施例制造相变存储器件的方法的剖视图。
如图1和2所示,在半导体衬底100上形成层间绝缘层102(图1中的S1)。尽管该图中未示出,但是可以在半导体衬底100的激活区上形成作为访问器件设置的金属氧化物半导体(MOS)晶体管。层间绝缘层102可以由氧化硅层形成。通过层间绝缘层102形成底部电极接触栓塞104,以与部分衬底100,例如,MOS晶体管的源极区实现电接触。可以利用传统的镶嵌(damascene)工艺,由氮化钛(TiN)或者氮化铝钛(TiAlN)形成底部电极接触栓塞104。
然后,在底部电极接触栓塞104的上表面上和围绕该底部电极接触栓塞的部分层间绝缘层102上形成底部电极106(图1中的S2)。通过在层间绝缘层102和底部电极接触栓塞104上沉积,或者形成诸如TiN层的导电层,构图该导电层以及除去该导电层上图形未保护的这些区域以产生底部电极,可以形成底部电极106。
如图1和3所示,然后,在层间绝缘层102和底部电极106上形成模制绝缘层108(图1中的S3)。可以由包括例如氧化硅、氮氧化硅和氮化硅的各种绝缘材料之一或者之多个形成模制绝缘层108。然后,通过模制绝缘层108形成通孔或者开口,以露出一部分底部电极106(图1中的S4)。通过模制绝缘层108形成通孔的处理过程可以采用本技术领域内的技术人员公知的各种传统方法。
例如,组合利用适合(各种)特定绝缘材料和所制造的特定半导体存储器件的设计规则的传统光刻法和蚀刻处理过程,形成该通孔。然而,为了提高相变存储器件的集成度而形成直径为50nm或者更小的通孔,可以采用几种方法实现光刻和蚀刻处理过程,从而提高性能。例如,这种补充方法或者辅助方法的例子包括光致抗蚀剂流技术或者隔片形成技术,下面将更详细说明它们。
此外,如图1和3所示,构图模制绝缘层108,以形成露出底部电极104的某个区域的前(preliminary)通孔108′。组合利用传统光刻法和各向异性蚀刻工艺,可以构图模制绝缘层108。然后,在模制绝缘层108的上表面以及前通孔108′的内侧壁和下表面上形成共形隔片绝缘层110。模制绝缘层108和隔片绝缘层110通常由不同的材料形成。例如,如果模制绝缘层108是氧化硅层,则隔片绝缘层110就可以是氮化硅层。
如图1和4所示,然后,各向异性蚀刻隔片绝缘层110,以除去基本上垂直于蚀刻方向的各表面上的隔片绝缘层,而保留与垂直表面相邻的,例如,前通孔的内侧壁上的大部分隔片绝缘层,以形成覆盖前通孔108′的内侧壁的隔片110′。因此,在前通孔108′内形成的隔片110′可以确定其有效直径比前通孔108′的有效直径小的通孔112。如图4所示,隔片110′确定的通孔112具有正倾斜侧壁轮廓,即,该通孔向着模制绝缘层的表面具有较大的直径,和向着底部电极106具有较小的直径。
如图1和5所示,然后,在模制绝缘层108上以及通孔112的内侧壁和下表面上,形成相变材料层114(S5)。可以由硫属化物层形成相变材料层114。例如,可以由含有锗(Ge)、锑(Sb)和碲(Te)的合金层形成相变材料层46,即,该合金层具有可以利用分子式TexSbyGe(1-(x+y))表示的成分,其中变量x和y表示分别由Te和Sb构成的合金(还被称为GST合金层)的原子百分率,而且它们满足关系0.25≤x+y<1。在这种情况下,x的值在0.2至0.8的范围内,而y的值在0.05至0.50的范围内,这相当于含有20原子%至80原子%的碲(Te)、5原子%至50原子—的锑(Sb)以及至少不超过75原子%的某个数量的锗(Ge)的GST合金层。此外,可以对相变材料层114掺杂一种或者多种从包括氮和硅的组中选择的掺杂剂材料。
尽管上述讨论涉及硫属化物合金GST,但是本发明并不局限于此,本发明还可以包括一种或者多种其它三元和/或者四元硫属化物合金,例如,砷—锑—碲(As-Sb-Te)、锌—锑—碲(Sn-Sb-Te)或者锌—铟—锑—碲(Sn-In-Sb-Te)、砷—锗—锑—碲(As-Ge-Sb-Te)。或者,相变层可以包括诸如钽—锑—碲(Ta-Sb-Te)、铌—锑—碲(Nb-Sb-Te)或者钒—锑—碲(V-Sb-Te)的基团VA—锑—碲内的元素,或者诸如钽—锑—硒(Ta-Sb-Se)、铌—锑—硒(Nb-Sb-Se)或者钒—锑—硒(V-Sb-Se)的基团VA—锑—硒内的元素。此外,相变层还可以包括分别与诸如钨—锑—碲(W-Sb-Te)、钼—锑—碲(Mo-Sb-Te)、铬—锑—碲(Cr-Sb-Te)、钨—锑—硒(W-Sb-Se)、钼—锑—硒(Mo-Sb-Se)或者铬—锑—硒(Cr-Sb-Se)的三元合金内的基团VA中的元素,例如,锑、VIA中的元素,例如,硫、硒或者碲、元素周期表中(还被称为第15列和16列)的元素形成合金的金属。
此外,除了上面说明的三元和四元合金的说明性例子,相变层采用的硫属化物合金还可以是二元相变硫属化物合金,例如,Ga-Sb、In-Sb、In-Se、Sb-Te或者Ge-Te合金之一或者多个。例如,其它四元相变硫属化物合金可以包括Ag-In-Sb-Te、(Ge-Sn)-Sb-Te、Ge-Sb-(Se-Te)或者Te0.81Ge0.15Sb0.02S0.02合金之一或者多个。
可以利用溅射方法,形成相变材料层114。在采用传统的溅射处理过程时,与传统溅射方法有关的较差分级覆盖往往妨碍形成相变材料的共形层。因此,沉积的相变材料可能在通孔112的上部、边沿或者边缘C形成突出,如图5所示。因此,如果继续溅射沉积相变材料层114,则通孔112的开口往往会在该通孔被完全填充之前被封闭,从而形成空隙或者其它缺陷,这往往会降低生产率和/或者牺牲所获得的半导体存储器件和合并了这种器件的装备的可靠性。
如图1和6所示,除去在通孔112的上部C和模制绝缘层108上形成的相变材料层114,以至少在通孔112的下表面上形成相变材料层图形114′(S6)。利用离子束蚀刻(IBE)工艺,除去过量相变材料层114(图1中的S6)。在IBE处理过程S6中,可以设置或者调节入射到半导体衬底上的离子束116的入射角,从而使离子束偏离通孔112的纵向轴线,因此,这与传统的等离子体型全面各向异性蚀刻不同。
如图6所示,本发明的实施例采用相对通孔112的开口轴线X成某个入射角入射到相变材料层114上的离子束116。即,离子束116相对于通孔112的主轴倾斜入射角θ,选择该入射角θ,以防止离子束直接冲击通孔的下表面以及保留在该通孔内的那部分相变材料114。通孔112的纵向开口轴线X对准开口方向,而且用作用于确定离子束116以其冲击半导体器件或者其它衬底的表面的入射角θ的基准轴。
根据设置在半导体存储器件上的通孔的高宽比,离子束116的入射角θ应足以避免离子束116冲击通孔的下表面。如图6所示,防止离子束116达到通孔的下表面,因为至少在离子束处理过程的早期阶段,模制绝缘层108和/或者部分相变材料层114阻挡它。如图6和7所示,选择蚀刻靠近通孔112的上部区域、边沿或者边缘C形成的部分相变材料层114。
因此,在通孔112内形成相变材料层图形114′。在这种情况下,在蚀刻通孔112的顶部上部区域C的相变材料层,以露出模制绝缘层108的上表面或者上部表面时,还蚀刻在模制绝缘层108的上表面上形成的相变材料层。或者,在足以在模制绝缘层108的上表面上保留某个厚度的部分相变材料层114的条件下和/或者有限时长内,执行IBE工艺S6。
可以在均足以防止离子束入射到通孔112的下表面上的角度,例如,最小角,的范围内,选择离子束116的入射角θ,同时仍对相变材料和/或者其它材料提供可接受的蚀刻速率。本技术领域内的技术人员熟悉使IBE的作用均衡,以确保充分保护沉积在通孔的下表面上的材料,同时仍对沉积在模制绝缘层的表面上的材料提供满意的蚀刻速率。
本技术领域内的技术人员明白,最小入射角θ是通过模制绝缘层形成的通孔的高宽比的函数。因此,可接受的入射角θ的范围根据特定通孔112的高宽比发生变化。例如,随着通孔112的高宽比的增大,入射角θ的最小值也降低,因此,增大了可接受入射角θ的范围。可以预料,在大多数例子中,其入射角θ在30°至85°范围内的离子束116能够充分保护沉积在通孔下部的材料,而仍保持可接受的蚀刻速率(有时称为材料除去速率(MRR))。
显然,随着沉积在通孔内的材料的厚度或者深度的增加,通孔的有效“底”更靠近表面,而且有效高宽比还趋向于降低。因此,在利用一系列沉积和蚀刻填充通孔时,对于每个顺序蚀刻处理过程,最小入射角θ发生变化,其中最小入射角θ往往随着沉积材料的厚度的增大而增大,其上沉积了材料的通孔112的“底”更靠近模制绝缘层108的表面。
如图1和7所示,顺序和重复执行(图1中的S7)图5所示的沉积相变材料层的过程(图1中的S5)和图6所示的离子束蚀刻(IBE)过程(图1中的S6)。因此,通路栓塞118表示由在通孔112内形成的至少两个单独相变材料层形成的相变材料层图形114′的组合或者累积。考虑到每个单独相变材料层的厚度、蚀刻处理之后残留在通孔内的每层相变材料的残余厚度以及填充通孔112的最终通路栓塞118的厚度,确定需要重复执行处理过程S5和S6的次数。
因为从通路栓塞118开始执行处理过程S5和S6,所以在通孔112的下表面上顺序层叠相变材料层图形114′。因此,沉积的每个相变材料层图形114′趋向于降低通孔112的残留开口部分的高宽比。如果高宽比减小,则在重复执行沉积相变材料层114的处理过程S5时,后续相变材料层114更容易填充其高宽比被减小的通孔112。此外,在重复执行处理过程S5和S6,以减小通孔112的高宽比时,在每次执行后续IBE处理过程期间离子束116的入射角θ的最小值趋向于相应地增大。
如上所述,当以使具有某个厚度的部分原始相变材料层114保留在模制绝缘层的上表面上的方式执行IBE处理过程S6时,在重复执行处理过程S5和S6时,在后续IBE处理期间,保留在模制绝缘层108的上表面上的相变材料层往往可以保护模制绝缘层。通过在适当位置保留部分相变材料层114,在IBE处理过程S6期间,可以防止或者避免模制绝缘层108的底层绝缘材料(underlying insulating material)被溅射,或者在某些例子中,被再溅射到相变材料层图形114′的上表面上。
根据本发明实施例,顺序并重复执行沉积相变材料层的处理过程S5和利用IBE除去相变材料层的处理过程S6,以形成通路栓塞118。因此,即使在通孔112具有例如50nm或者更小的小直径而且/或者具有难以良好适应传统处理过程的减小的高宽比时,本发明的实施例可以减少通常与通路栓塞形成过程有关的缺陷数量。通过抑制形成这些缺陷,在此描述的例子中说明的该处理过程的实施例往往产生具有改善的质量、性能和/或者可靠性的通路栓塞118。此外,因为在不采用CMP工艺的情况下,可以在通孔112内形成包括多个相变材料层图形114′的通路栓塞118,所以在形成通路栓塞的过程中,甚至可以采用CMP敏感相变材料层。根据所描述的例子,该工艺的实施例可以抑制或者防止与对诸如GST的敏感相变材料应用传统的CMP工艺有关的厚度减小、腐蚀或者其它降质。
或者,如图9所示,在单个多室设备内执行沉积相变材料层的处理过程S5和执行IBE蚀刻的处理过程S6,在该多室设备内,溅射室5a和5b以及IBE室3a和3b以集群配置的方式连接到输送室1。参考编号7a和7b表示使圆片载体或者其它圆片输送组件插入沉积/蚀刻设备,然后,从沉积/蚀刻设备同步取出它们的负荷。
图10是示出在图9所示设备内可以使用的典型IBE室的原理剖视图。
如图10所示,半导体晶片W固定在IEB室,例如,图9中的3a和/或者3b,内的基座10、夹盘或者其它定位装置上。在半导体晶片W上沉积相变材料层(图5中的114),正如参考图5描述的那样。利用设置在IBE室3a和3b内或者上的离子枪20发出的离子束116,执行IBE工艺。离子束116包括诸如氩离子的溅射离子,该溅射离子趋向于除去入射面上的材料,该离子的能量足够选择的溅射离子腐蚀或者蚀刻入射面。
在该特定例子中,如图10所示,在IBE期间,为了提高在半导体衬底的表面上进行IBE处理的均匀性,基座10旋转,而且/或者相对于离子枪20移动。因此,可以以均匀、有效的方式除去常常形成在通孔112的上部或者边沿部分C的附近的相变材料层的突出部分。
如图1和8所示,利用累积的相变材料层图形114′形成通路栓塞118后,在模制绝缘层108和通路栓塞118上形成顶部电极120。通过在具有通路栓塞118的暴露表面的半导体衬底上形成诸如TiN层的用作顶部电极的导电层,然后,通过利用传统光刻法在该导电层上形成顶部电极图形,形成顶部电极120。然后,例如,利用传统的各向异性蚀刻处理过程,可以蚀刻已构图的导电层,以除去该导电层的未保护部分,从而形成顶部电极。
根据本发明的典型实施例,由多个填充或者基本填充通孔112的相变材料层图形114′,形成通路栓塞118。因此,与传统制造工艺的通路栓塞材料不同,该相变材料层图形114′不承受各向异性蚀刻处理过程。因此,通过避免或者减少对通路栓塞材料的蚀刻损伤,根据本发明典型实施例的方法可以保持或者提高最终相变存储器件的工作特性和可靠性。此外,因为使用多个相变材料层图形114′常常可以抑制在通路栓塞118上形成空隙和其它缺陷,所以可以提高相变存储器件的工作特性和可靠性。
根据上面描述的本发明的典型实施例,甚至可以在更小的通孔和/或者在具有增大的高宽比的通孔内形成更可靠的通路栓塞。通过提高由相变材料层形成的通路栓塞的可靠性,本发明的典型实施例可以提高集成度而且在根据这种方法制造的相变存储器件上具有更高的器件密度。
在此描述了本发明的典型实施例,而且尽管采用了特定术语,但是以一般说明性意义使用和解释这些术语,它们没有限制性意义。因此,本技术领域内的普通技术人员明白,在不脱离下面的权利要求限定的本发明实质范围的情况下,可以在形式和细节方面进行各种变更。
权利要求
1.一种形成栓塞结构的方法,包括(a)形成绝缘层;(b)通过所述绝缘层形成开口,所述开口具有高宽比、纵向开口轴线、侧壁表面以及下表面;(c)在绝缘层的上部表面以及开口的侧壁表面和下表面上,形成第一填充层;(d)除去第一填充层的上部部分,而保留开口内的第一填充层的下部部分,第一填充层的下部部分形成覆盖原始下表面和侧壁表面的下部区域的部分栓塞,以形成具有修改的高宽比的修改的开口;(e)在绝缘层的上部表面上、侧壁表面的上部部分以及部分栓塞上形成后续填充层;(f)除去后续填充层的上部部分,而保留修改的开口内的后续填充层的下部部分,后续填充层的下部部分形成部分栓塞的延伸而且覆盖侧壁表面的中间区域;以及(g)根据需要重复执行形成(e)和除去(f)的处理过程,以利用多个填充层的各部分填充该开口,从而形成栓塞结构。
2.根据权利要求1所述的形成栓塞结构的方法,其中除去第一填充层的上部部分,而保留开口内的第一填充层的下部部分包括采用离子束蚀刻(IBE)蚀刻第一填充层的上部部分,该离子束具有偏离纵向开口轴线的第一入射角;以及除去后续填充层的上部部分,而保留开口内的后续填充层的下部部分包括利用离子束蚀刻(IBE)蚀刻后续填充层的上部部分,所述离子束具有偏离纵向开口轴线的第二入射角。
3.根据权利要求2所述的形成栓塞结构的方法,其中选择第一入射角,以使所述离子束不直接冲击开口的下表面;以及选择第二入射角,以使所述离子束不直接冲击部分栓塞的上部表面。
4.根据权利要求2所述的形成栓塞结构的方法,其中选择第一入射角,以使所述离子束不直接冲击形成部分栓塞的第一填充层的下部部分;以及选择第二入射角,以使所述离子束不直接冲击形成部分栓塞的延伸的后续填充层的下部部分。
5.根据权利要求4所述的形成栓塞结构的方法,其中第一填充层是导电材料;以及后续填充层是导电材料。
6.根据权利要求4所述的形成栓塞结构的方法,其中第一填充层是相变材料;以及后续填充层是相变材料。
7.根据权利要求6所述的形成栓塞结构的方法,其中第一填充层是利用分子式Ge1-(x+y)SbxTey表示的第一锗-锑-碲(GST)合金,其中x和y满足表达式x>0,y>0以及(x+y)<1;以及后续填充层是利用分子式Ge1-(a+b)SbaTeb表示的第二锗-锑-碲(GST)合金,其中a和b满足表达式a>0,b>0以及(a+b)<1。
8.根据权利要求7所述的形成栓塞结构的方法,其中第一锗-锑-碲(GST)合金和第二锗-锑-碲(GST)合金具有基本相同的成分。
9.根据权利要求4所述的形成栓塞结构的方法,其中第一入射角具有第一最小值,低于该第一最小值,离子束将直接冲击形成部分栓塞的第一填充层的下部部分;以及第二入射角具有第二最小值,低于该第二最小值,离子束将直接冲击形成部分栓塞的延伸的后续填充层的下部部分,其中第一最小值小于第二最小值。
10.根据权利要求4所述的形成栓塞结构的方法,其中第一入射角具有第一最小值,低于该第一最小值,离子束将直接冲击形成部分栓塞的第一填充层的下部部分,第一最小值是开口的高宽比的函数;以及第二入射角具有第二最小值,低于该第二最小值,离子束将直接冲击形成部分栓塞的延伸的后续填充层的下部部分,第二最小值是修改的高宽比的函数,其中较高的高宽比对应于较小的最小值。
11.根据权利要求4所述的形成栓塞结构的方法,其中第一入射角在30°至85°的范围内。
12.根据权利要求1所述的形成栓塞结构的方法,其中除去第一填充层的上部部分露出绝缘层的上部表面;以及除去后续填充层的上部部分露出绝缘层的上部表面。
13.根据权利要求1所述的形成栓塞结构的方法,其中除去第一填充层的上部部分使第一填充层减小后的厚度保留在绝缘层的上部表面上;以及除去后续填充层的上部部分使后续填充层减小后的厚度保留在绝缘层的上部表面上。
14.一种制造相变存储器件的方法,包括顺序执行的(a)形成绝缘层;(b)通过所述绝缘层形成开口,所述开口具有高宽比、纵向开口轴线、侧壁表面以及下表面;(c)在绝缘层的上部表面以及开口的侧壁表面和下表面上,形成第一相变填充层;(d)除去第一相变填充层的上部部分,而保留开口内的第一相变填充层的下部部分,第一相变填充层的下部部分形成覆盖原始下表面和侧壁表面的下部区域的部分栓塞,以形成具有修改的高宽比的修改的开口;(e)在绝缘层的上部表面上、侧壁表面的上部部分以及部分栓塞上形成后续相变填充层;(f)除去后续相变填充层的上部部分,而保留修改的开口内的后续相变填充层的下部部分,后续相变填充层的下部部分形成部分栓塞的延伸而且覆盖侧壁表面的中间区域;以及(g)根据需要重复执行形成(e)和除去(f)后续相变填充层,以利用多个相变填充层的各部分填充该开口,从而形成相变栓塞结构。
15.根据权利要求14所述的制造相变存储器件的方法,进一步包括(a-2)在半导体衬底上形成层间绝缘层;以及(a-1)在形成绝缘层(a)之前,在该层间绝缘层上形成底部电极,其中开口露出底部电极的某个区域。
16.根据权利要求15所述的制造相变存储器件的方法,其中除去第一相变填充层的上部部分,而保留开口内的第一相变填充层的下部部分包括采用离子束蚀刻(IBE)蚀刻第一相变填充层的上部部分,该离子束具有偏离纵向开口轴线的第一入射角;以及除去后续相变填充层的上部部分,而保留开口内的后续相变填充层的下部部分包括利用离子束蚀刻(IBE)蚀刻后续相变填充层的上部部分,该离子束具有偏离纵向开口轴线的第二入射角。
17.根据权利要求16所述的制造相变存储器件的方法,其中选择第一入射角,以使所述离子束不直接冲击开口的下表面;以及选择第二入射角,以使所述离子束不直接冲击部分栓塞的上部表面。
18.根据权利要求16所述的制造相变存储器件的方法,其中选择第一入射角,以使所述离子束不直接冲击形成部分栓塞的第一填充层的下部部分;以及选择第二入射角,以使所述离子束不直接冲击形成部分栓塞的延伸的后续填充层的下部部分。
19.根据权利要求16所述的制造相变存储器件的方法,其中第一相变填充层是利用分子式Ge1-(x+y)SbxTey表示的第一锗-锑-碲(GST)合金,其中x和y满足表达式x>0,y>0以及(x+y)<1;以及后续相变填充层是利用分子式Ge1-(a+b)SbaTeb表示的第二锗-锑-碲(GST)合金,其中a和b满足表达式a>0,b>0以及(a+b)<1。
20.根据权利要求16所述的制造相变存储器件的方法,其中形成顶部电极,其与相变栓塞结构电接触,所述顶部电极覆盖与该相变栓塞结构相邻的绝缘层的上部表面的某个区域。
全文摘要
提供了由多个导电层图形形成诸如通路栓塞的导电栓塞结构的方法和制造半导体器件的方法,该半导体器件包括诸如相变半导体存储器件的半导体存储器件。典型方法是,通过在半导体衬底上形成导电层,形成微细通路结构。在导电层上形成模制绝缘层,并通过该绝缘层形成通孔,以露出导电层的某个区域。形成第一通路填充层,然后,部分除去它,以形成部分通路栓塞。然后,如果需要,重复执行形成和除去相变材料层的过程,以形成基本填充该通孔的多层栓塞结构,与传统方法相比,该多层结构通常表现减少的缺陷和损伤。
文档编号H01L21/82GK1738022SQ200510092748
公开日2006年2月22日 申请日期2005年8月19日 优先权日2004年8月20日
发明者李将银, 赵性来, 朴正熙 申请人:三星电子株式会社
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1