实现用于晶片级封装的精确对准的方法

文档序号:6855568阅读:96来源:国知局
专利名称:实现用于晶片级封装的精确对准的方法
技术领域
本发明一般涉及半导体器件制造,更具体地说,涉及利用集成晶片级封装的半导体器件制造技术。
背景技术
已提出了利用部分晶片接合和部分晶片切割技术的集成晶片级封装,以集成在不同晶片上制造的处理器和存储器芯片。通过利用光刻构图和反应离子蚀刻,沟槽的形成可精确地控制在100纳米的容差内,以从虚晶片切割出芯片。在Hays等人的名称为“Precisely definedmicroelectromechanical structures and associated fabrication methods”的美国专利6,277,666中公开了该过程的一个例子。
然而,由于芯片的精确尺寸,在载体晶片上槽(pocket)的精确尺寸,以及芯片在载体晶片上其对应的槽内的对准的不确定性,将芯片从虚晶片转移至目标载体晶片仍是一个挑战。
为了适应在制造工艺期间可能的未对准,在载体晶片上的槽的尺寸应比芯片尺寸大,至少是载体晶片内的芯片与槽之间的预定工艺容差的两倍。例如,图1示出了根据常规的制造工艺制造的在槽内的芯片。如图1所示,在槽14内设置芯片16。在芯片16与槽14之间形成的间隙12的尺寸是工艺容差18或“k”的至少两倍。在标准硅技术中,该工艺容差18可达到1至2微米。工艺容差18不仅考虑由于掩膜生成、光刻、衬底蚀刻以及切割引起的芯片与槽的尺寸偏差,并且也考虑其它工艺偏差,例如芯片与芯片之间以及批与批之间的偏差。此外,为允许将芯片置于其对应的槽中,在芯片侧壁与槽之间保留小间隙,以适应任何粗糙边缘和小碎片。根据切割技术,估计总的可能未对准,包括工艺容差和在芯片两侧的保留间隙,可达到5微米。
在芯片与槽之间的可能未对准对于芯片的I/O密度以及集成晶片级封装的第一级整体布线间距具有不利影响。例如,图2示出了对于芯片的I/O密度以及集成晶片级封装的第一级整体布线间距的不利影响。如图2所示,如果未对准是“s”,I/O焊盘21的尺寸是“d”,整体互连23的宽度也是“d”,则需要具有“d+2s”尺寸的接触面焊盘25,以确保在I/O焊盘21与整体互连23之间进行适当连接。可选地,整体互连23’的宽度可从“d”增大到“d+s”,以适应可能的未对准,并确保在I/O焊盘21’与整体互连23’之间的适当连接。其结果是,第一级整体互连23’的最小间距需要增大“s”。
因此,需要一种降低在芯片和载体晶片的槽之间可能的未对准的集成晶片级封装的制造方法。

发明内容
本发明的代表性实施例包括形成集成晶片级封装的方法,该方法改善了芯片与其对应的槽之间的对准容差。
代表性实施例涉及一种制造半导体器件的方法。所述方法包括以下步骤在载体衬底上沉积光致抗蚀剂层;将芯片置于所述光致抗蚀剂层的表面上;利用所述芯片作为掩膜构图所述光致抗蚀剂层;从所述光致抗蚀剂层去除所述芯片;在所述载体衬底中形成槽;以及将所述芯片置于在所述载体衬底中形成的所述槽中。所述芯片可以是存储器芯片、逻辑芯片、MEMS器件、RF电路或无源器件。
所述将所述芯片置于所述光致抗蚀剂层的表面上的步骤也可包括对准所述芯片与其中将要在所述载体衬底中形成所述槽的所述载体衬底的预定部分。
所述在所述载体衬底中形成槽的步骤也可以包括以下步骤去除所述光致抗蚀剂层的所述未曝光区;烘焙所述光致抗蚀剂层的所述曝光区;以及利用所述光致抗蚀剂层的所述曝光区作为掩膜蚀刻所述载体衬底,以在所述载体衬底中形成所述槽。优选地,利用反应离子蚀刻(RIE)技术进行对所述载体衬底的所述蚀刻。更优选地,形成具有基本上等于所述芯片厚度的深度的所述槽。
所述将所述芯片置于在所述载体衬底中形成的所述槽中的步骤也可包括将所述芯片置于所述载体衬底的所述槽中,以使所述芯片的表面与所述载体衬底的表面基本上共面。
所述方法也可包括在所述载体衬底上的预定位置对准所述芯片。可选地,所述方法可包括基本上对准所述芯片的第一组对准标记(key)与所述载体衬底的第二组对准标记。优选地,分别在所述芯片与所述载体衬底的拐角或侧面上设置所述第一组对准标记与所述第二组对准标记。
另一个代表性实施例涉及一种制造半导体器件的方法。所述方法包括以下步骤将晶片固定到在载体衬底中的STI区上,以在所述STI区之间以及在所述晶片与所述载体衬底之间形成空隙;用光致抗蚀剂层涂覆所述晶片;将所述芯片置于在所述空隙上方的区域中的所述光致抗蚀剂层上;利用所述芯片作为掩膜构图所述光致抗蚀剂层;去除所述芯片;在所述载体衬底上方的所述晶片中形成槽;以及将所述芯片置于所述槽中。优选地,将所述芯片置于所述槽中,以使所述芯片的表面与所述晶片的表面基本上共面。所述晶片由半导体材料制成。优选地,所述晶片包括硅、硅锗(SiGe),或者砷化镓(GaAs)。
所述在所述载体衬底上方的所述晶片中形成槽的步骤也可包括以下步骤显影并去除在所述芯片下方的部分所述光致抗蚀剂层,以使部分所述晶片曝光;切割穿过所述曝光晶片的预定部分至所述空隙;以及去除所述晶片的所述曝光区,以在所述载体衬底的表面形成槽。优选地,形成具有基本上等于所述芯片厚度的深度的所述槽。
所述方法也可包括对准所述芯片与所述载体衬底的预定部分。优选地,所述方法可包括基本上对准所述芯片的第一组对准标记与所述晶片的第二组对准标记。
又一个代表性实施例涉及一种制造半导体器件的方法。所述方法包括以下步骤在载体衬底上沉积光致抗蚀剂层;对准各多个芯片与在所述载体衬底上的预定位置;将所述多个芯片置于所述光致抗蚀剂层的表面上;以及利用所述多个芯片作为掩膜构图所述光致抗蚀剂层。
所述方法也可包括以下步骤从所述光致抗蚀剂层去除所述多个芯片;在所述载体衬底中形成多个槽,其中各所述多个芯片对应于所述多个槽的一个;以及将所述芯片置于其在所述载体衬底中形成的对应的槽中。优选地,将所述多个芯片置于所述载体衬底的其对应的槽中,以使各所述多个芯片的表面与所述载体衬底的表面基本上共面。
所述方法也可包括利用计算机导向的精确对准平台对准所述多个芯片与在所述载体衬底上的所述预定位置。
所述方法也可包括基本上对准所述芯片的第一组对准标记与所述载体衬底的第二组对准标记。优选地,分别在所述芯片与所述载体衬底的拐角或侧面上设置所述第一组对准标记与所述第二组对准标记。
又一个代表性实施例涉及一种机器可读的程序存储装置,有形地包含所述机器可执行的指令程序,以实施制造半导体器件的方法,所述方法包括以下步骤在载体衬底上沉积光致抗蚀剂层;对准各多个芯片与在所述载体衬底上的预定位置;将所述多个芯片置于所述光致抗蚀剂层的表面上;以及利用所述多个芯片作为掩膜构图所述光致抗蚀剂层。
所述程序存储装置也可包括以下方法步骤从所述光致抗蚀剂层去除所述多个芯片;在所述载体衬底中形成多个槽,其中各所述多个芯片对应于所述多个槽的一个;以及将所述芯片置于其在所述载体衬底中形成的对应的槽中。
在结合附图理解时,通过代表性实施例的详细说明,本发明的这些和其它代表性实施例、特征、方面以及优点将被说明并变得更加显而易见。


图1是根据现有技术在半导体衬底的槽中芯片的顶视图;
图2是在常规集成芯片封装上的I/O焊盘和互连布线的顶视图;图3示出了根据本发明的一个代表性实施例的四拐角对准方案;图4示出了根据本发明的另一个代表性实施例的四侧面对准方案;图5A示出了根据本发明的一个代表性实施例置于在x-y导向平台上安装的晶片上的芯片;图5B示出了根据本发明的另一个代表性实施例置于在x-y平台上安装的晶片上的多个芯片;图6-14是截面图,示出了根据本发明的一个代表性实施例形成半导体器件的方法;图15-20是截面图,示出了根据本发明的另一个代表性实施例形成半导体器件的方法;以及图21是示意图,示出了计算机系统的代表性实施例。
具体实施例方式
现在将在下文中参考附图更完全说明本发明,其中示出了本发明的代表性实施例。然而,本发明可以不同的形式得以体现,并且不应被认为限于在此所列出的代表性实施例。相反,对于本领域的技术人员来说,提供这些代表性实施例,以使本公开详尽和完全,并且将完全地表达本发明的精神和范围。
根据本发明的代表性实施例,提出了改善在集成晶片级封装的芯片与其对应的槽之间的对准容差的方法。更具体地说,提出了利用对应的芯片作为掩膜并曝光光致抗蚀剂以限定载体晶片的槽区域的构图技术。
图3示出了根据本发明的一个代表性实施例的四拐角对准方案。参考图3,分别在衬底30和芯片35上预先制作对准标记31和33,该衬底30具有在其上设置的光致抗蚀剂层(未示出)。在对准衬底30和芯片35的四个拐角中的所有对准标记31和33之后,将芯片35置于衬底30上,并通过光致抗蚀剂层暂时固定就位。可选地,图4示出了根据本发明的另一个实施例的四侧面对准方案。参考图4,分别在衬底30和芯片35上预先制作对准标记31’和33’,该衬底30具有在其上设置的光致抗蚀剂层。分别在衬底30和芯片35的四个侧面上设置对准标记31’和33’。
图5A示出了根据本发明的一个代表性实施例置于在x-y导向平台上安装的晶片上的芯片。参考图5A,在精确对准平台50上安装晶片51,该晶片51具有在其上设置的光致抗蚀剂层53。精确对准平台50能够在x或y方向上以约100纳米或更小的步进距离移动晶片51,并且能够以约0.01度的步进角度旋转晶片51。通过计算机导向精确对准平台50,以使晶片51与芯片57对准。为了显影用于槽的光刻图形,在晶片51上设置负光致抗蚀剂53。在晶片51上预先制作对准标记52,以及其它封装器件元件和电路,例如未示出的分立的电感器和电容器。
通过紧固装置55夹持的芯片57与晶片51对准,并且置于其中将随后在晶片51中形成对应的槽的预定位置。在计算机导向下,通过紧固装置55将芯片57移动到其预定位置,该计算机在其存储器内具有对芯片的尺寸和位置的预编程存储。然后通过导向x-y精确对准平台50的移动的自动对准算法微调芯片57的精确位置。当通过观测设备56达到并观察到希望的对准时,则将芯片57降低并置于光致抗蚀剂层53上。此外,如图5B所示,以与上述芯片57相同的方式对准其它芯片58和59,直至所有的芯片(57、58和59)置于光致抗蚀剂层53上,以用作在芯片载体50上的槽图形的掩膜。
图6-14是截面图,示出了根据本发明的一个代表性实施例形成半导体器件的方法。图6示出了具有在其上设置的光致抗蚀剂层的载体晶片的截面图。参考图6,在具有对准标记63的载体晶片60上设置光致抗蚀剂层61。图6中所示的对准方案类似于图3所示的对准方案。在图7中,紧固装置74在载体晶片60的预定部分的上方移动芯片70,在载体晶片60的该预定部分将随后形成未示出的对应的槽。在图8中,芯片70的对准标记72与在载体晶片60上的对准标记63基本上对准。优选地,利用精确对准平台以使芯片70的对准标记72与载体晶片60的对准标记63精确对准。参考图9,在芯片70和载体晶片60对准之后,然后将芯片70置于载体晶片60的预定位置上方的光致抗蚀剂61上,在该预定位置将随后形成对应的槽。另外,通过光致抗蚀剂61将芯片70暂时固定就位。与图5B所示类似地,上述相同的对准过程可重复用于其它芯片,直至所有芯片与其对应的槽区对准并置于光致抗蚀剂上。
在图10中,在光致抗蚀剂61上进行空白曝光101,以在邻近芯片70的区域,或曝光区103中交联聚合物。在曝光101之后,曝光区103变得硬化。在图11中,从载体晶片60去除用作掩膜的芯片70。下一步,显影并去除未曝光的光致抗蚀剂区105,而曝光区103被烘焙并以尺寸“k”收缩。换句话说,在曝光区103的各侧面的收缩对最终的未对准容差产生约200nm的影响。在图12和13中,曝光区103用作载体晶片60的蚀刻120的掩膜,以在载体晶片60中形成槽130。优选地,进行载体晶片60的蚀刻120,以使槽130的深度基本上等于芯片70的厚度。利用用于深沟槽蚀刻的定向蚀刻技术,例如反应离子蚀刻(RIE),以得到10nm或更小的优良的分辨率。下一步,剥离光致抗蚀剂层103,并清洗载体晶片60。在图14中,将芯片70置于其对应的槽130中,其中估计最大未对准容差为约2000或约200纳米。
通过利用芯片本身作为掩膜以构图其目标槽的精确尺寸和形状,其消除了由于晶片与晶片之间以及批与批之间的工艺偏差引起的未对准容差,上述提出的方法显著改善了芯片与晶片载体之间的对准。通过利用计算机导向的x-y精确对准平台,可得到芯片与载体晶片的对准。
应注意,利用上述工艺可将多个芯片暂时置于光致抗蚀剂上。随后,多个芯片可用作掩膜,以曝光邻近多个芯片的部分光致抗蚀剂。由于槽的轮廓按照其对应芯片的精确形状,尽管在部分晶片切割之后芯片的粗糙边缘,该过程引入最小的未对准。另外,也可采用暗场对准方案,以避免任何散射的光致抗蚀剂曝光。可进一步优化抗蚀剂的厚度和烘焙条件,以控制收缩尺寸。
图15-20是截面图,示出了根据本发明的另一个代表性实施例形成半导体器件的方法。在图15中,示出了具有STI(浅沟槽隔离)区151的载体晶片150。将具有对准标记152的晶片155接合到STI区151上,以在晶片155与载体晶片150之间形成空隙153。晶片155由半导体材料制成。优选地,晶片包括硅、硅锗(SiGe)或砷化镓(GaAs)。下一步,在晶片155的表面设置未示出的光致抗蚀剂层。然后,在其中将随后在晶片155中形成槽的预定位置,将具有对准标记158的芯片154设置在光致抗蚀剂层上。换句话说,芯片154的对准标记158与晶片155的对准标记152基本上对准。下一步,利用曝光工艺159,邻近芯片154形成光致抗蚀剂层的曝光区156,从而在芯片154下方形成光致抗蚀剂层的未曝光区157。然后从载体晶片150去除芯片154。
应注意,对于其它芯片或器件可重复上述过程,直至所有芯片或器件与其对应的在载体衬底上方的槽区对准,并置于光致抗蚀剂层上。然后该芯片与器件用作掩膜,以曝光邻近芯片和器件的部分光致抗蚀剂层,从而允许在载体衬底上方形成对应的槽,该槽具有与其对应的芯片基本上相同的尺寸和形状。
在图16中,显影并去除未曝光区157,而曝光区156被烘焙并以尺寸“k”收缩。在图17中,在STI区151之间的预定位置进行部分晶片切割技术171,以去除部分晶片155。利用烘焙的曝光区156作为掩膜,通过穿过晶片155至空隙153的切割,进行部分晶片切割技术171。优选地,在进行部分晶片切割技术171之前,在晶片155的表面上涂覆钝化层。如图18所示,部分晶片切割技术171的结果是,150上方形成槽181。下一步,剥离烘焙的曝光区156,并清洗载体晶片150。在图19和20中,将芯片154置于其对应的槽内,以使芯片154的表面与晶片155的表面基本上共面。优选地,在将芯片154至于其对应的槽内之前,在槽181内沉积厚度基本上等于空隙153的深度的热胶或粘合剂。从而,显著降低了在载体衬底150上芯片154与槽181之间的可能的未对准。在芯片与其对应的槽之间的可能的未对准优选地约为工艺容差“2k”的尺寸,即在槽两侧的烘焙的光致抗蚀剂的总收缩尺寸。用于部分晶片切割的例如反应离子蚀刻的定向蚀刻技术的采用将可能的未对准降低至“2k”,而例如粗糙(laxer)切割的其它部分切割技术的采用可引入大得多的可能的未对准。
应理解,在上述代表性实施例中的芯片可以是多种不同类型的芯片或器件,例如存储器芯片、逻辑电路、MEMS器件、RF电路或无源器件。
也应理解,可以各种硬件、软件、固件、专用处理器或其结合的形式,实施本发明的实施例。在一个实施例中,本发明可以以软件实现为在程序存储器器件上有形地包含的应用程序。该应用程序可上载到包括任何合适结构的机器,并通过该机器执行。
图21是示意图,示出了计算机系统的代表性实施例。参考图21,根据本发明的代表性实施例,用于实施本发明的计算机系统501,或者嵌入控制器,包括中央处理器单元(“CPU”)502、存储器503以及输入/输出(“I/O”)界面504。该计算机系统501一般通过I/O界面504连接至显示器505以及各种输入设备506,例如鼠标、键盘以及用于传感例如旋转或移动的传感器。支持电路可包括例如超高速缓冲存储器、电源、时钟电路以及通信总线的电路。存储器503可包括随机存取存储器(“RAM”)、只读存储器(“ROM”)、磁盘驱动器、磁带驱动器等,或者其结合。本发明可以实现为在存储器503中存储并通过CPU502执行的程序507,以处理来自例如传感器、致动器以及遥控设备的信号源508的信号。然后CPU502处理该信号源508,例如,执行操作、操纵遥控设备,或者向执行方法的装置发送控制信号。因此,计算机系统501是通用计算机系统,其在执行本发明的程序507时成为专用计算机系统。
计算机系统501也包括操作系统和微指令代码。在此所述的各种处理和功能可以是通过操作系统执行的微指令代码的部分,或者应用程序的部分(或者其结合)。另外,可将各种其它外围设备连接至计算机平台,例如附加的数据存储器设备和打印设备。
虽然参考其代表性实施例具体示出并说明了本发明,本领域的普通技术人员应理解,只要不偏离以下权利要求书所限定的本发明的精神和范围,可在形式和细节上进行各种修改。
权利要求
1.一种制造半导体器件的方法,包括以下步骤在载体衬底上沉积光致抗蚀剂层;将芯片置于所述光致抗蚀剂层的表面上;利用所述芯片作为掩膜构图所述光致抗蚀剂层;从所述光致抗蚀剂层去除所述芯片;在所述载体衬底中形成槽;以及将所述芯片置于在所述载体衬底中形成的所述槽中。
2.根据权利要求1的方法,其中所述将所述芯片置于所述光致抗蚀剂层的表面上的步骤还包括对准所述芯片与其中将要在所述载体衬底中形成所述槽的所述载体衬底的预定部分。
3.根据权利要求1的方法,其中在所述芯片的下方形成所述光致抗蚀剂层的未曝光区,并且在所述构图所述光致抗蚀剂层的步骤之后邻近所述芯片形成曝光区。
4.根据权利要求1的方法,其中所述在所述载体衬底中形成槽的步骤还包括以下步骤去除所述光致抗蚀剂层的所述未曝光区;烘焙所述光致抗蚀剂层的所述曝光区;以及利用所述光致抗蚀剂层的所述曝光区作为掩膜蚀刻所述载体衬底,以在所述载体衬底中形成所述槽。
5.根据权利要求4的方法,其中利用反应离子蚀刻(RIE)技术进行对所述载体衬底的所述蚀刻。
6.根据权利要求1的方法,其中将所述芯片置于所述载体衬底的所述槽中,以使所述芯片的表面与所述载体衬底的表面基本上共面。
7.根据权利要求1的方法,还包括以下步骤在所述载体衬底上的预定位置对准所述芯片。
8.根据权利要求1的方法,其中所述芯片包括第一组对准标记,所述载体衬底包括第二组对准标记。
9.根据权利要求8的方法,还包括基本上对准所述芯片的所述第一组对准标记与所述载体衬底的所述第二组对准标记。
10.根据权利要求8的方法,其中分别在所述芯片与所述载体衬底的拐角或侧面上设置所述第一组对准标记与所述第二组对准标记。
11.根据权利要求1的方法,其中形成具有基本上等于所述芯片厚度的深度的所述槽。
12.根据权利要求1的方法,其中所述芯片是存储器芯片、逻辑芯片、MEMS器件、RF电路或无源器件。
13.一种制造半导体器件的方法,包括以下步骤将晶片固定到在载体衬底中的STI区上,以在所述STI区之间以及在所述晶片与所述载体衬底之间形成空隙;用光致抗蚀剂层涂覆所述晶片;将所述芯片置于在所述空隙上方的区域中的所述光致抗蚀剂层上;利用所述芯片作为掩膜构图所述光致抗蚀剂层;去除所述芯片;在所述载体衬底上方的所述晶片中形成槽;以及将所述芯片置于所述槽中。
14.根据权利要求13的方法,其中所述构图所述光致抗蚀剂层的步骤在所述芯片下方形成所述光致抗蚀剂层的未曝光区,并且邻近所述芯片形成所述光致抗蚀剂层的曝光区。
15.根据权利要求13的方法,其中所述在所述载体衬底上方的所述晶片中形成槽的步骤还包括以下步骤显影并去除在所述芯片下方的部分所述光致抗蚀剂层,以使部分所述晶片曝光;切割穿过所述曝光晶片的预定部分至所述空隙;以及去除所述晶片的所述曝光区,以在所述载体衬底的表面形成槽。
16.根据权利要求13的方法,其中将所述芯片置于所述槽中,以使所述芯片的表面与所述晶片的表面基本上共面。
17.根据权利要求13的方法,还包括以下步骤对准所述芯片与所述载体衬底的预定部分。
18.根据权利要求13的方法,其中所述芯片包括第一组对准标记,所述载体衬底包括第二组对准标记。
19.根据权利要求18的方法,还包括基本上对准所述芯片的所述第一组对准标记与所述晶片的所述第二组对准标记。
20.根据权利要求13的方法,其中所述晶片包括硅、硅锗(SiGe)或砷化镓(GaAs)。
21.根据权利要求13的方法,其中形成具有基本上等于所述芯片厚度的深度的所述槽。
22.一种制造半导体器件的方法,包括以下步骤在载体衬底上沉积光致抗蚀剂层;对准各多个芯片与在所述载体衬底上的预定位置;将所述多个芯片置于所述光致抗蚀剂层的表面上;以及利用所述多个芯片作为掩膜构图所述光致抗蚀剂层。
23.根据权利要求22的方法,还包括以下步骤从所述光致抗蚀剂层去除所述多个芯片;在所述载体衬底中形成多个槽,其中各所述多个芯片对应于所述多个槽的一个;以及将所述芯片置于其在所述载体衬底中形成的对应的槽中。
24.根据权利要求23的方法,其中将各所述多个芯片置于所述载体衬底的其对应的槽中,以使各所述多个芯片的表面与所述载体衬底的表面基本上共面。
25.根据权利要求22的方法,还包括利用计算机导向的精确对准平台对准所述多个芯片与在所述载体衬底上的所述预定位置。
26.根据权利要求22的方法,其中各所述多个芯片包括第一组对准标记,所述载体衬底包括第二组对准标记。
27.根据权利要求26的方法,还包括基本上对准所述芯片的所述第一组对准标记与所述载体衬底的所述第二组对准标记。
28.根据权利要求26的方法,其中分别在所述芯片与所述载体衬底的拐角或侧面上设置所述第一组对准标记与所述第二组对准标记。
29.一种机器可读的程序存储装置,有形地包含所述机器可执行的指令程序,以实施制造半导体器件的方法,所述方法包括以下步骤在载体衬底上沉积光致抗蚀剂层;对准各多个芯片与在所述载体衬底上的预定位置;将所述多个芯片置于所述光致抗蚀剂层的表面上;以及利用所述多个芯片作为掩膜构图所述光致抗蚀剂层。
30.根据权利要求29的程序存储装置,还包括以下方法步骤从所述光致抗蚀剂层去除所述多个芯片;在所述载体衬底中形成多个槽,其中各所述多个芯片对应于所述多个槽的一个;以及将所述芯片置于其在所述载体衬底中形成的对应的槽中。
全文摘要
制造集成晶片级封装的方法,该方法降低了在芯片与载体衬底的槽之间的可能的未对准。根据本发明的一个方面,一种制造半导体器件的方法,包括以下步骤在载体衬底上沉积光致抗蚀剂层;将芯片置于所述光致抗蚀剂层的表面上;利用所述芯片作为掩膜构图所述光致抗蚀剂层;在所述构图步骤之后从所述光致抗蚀剂层去除所述芯片;在所述载体衬底中形成槽;以及将去除的所述芯片置于在所述载体衬底中形成的所述槽中。
文档编号H01L21/50GK1790648SQ20051011513
公开日2006年6月21日 申请日期2005年11月10日 优先权日2004年11月22日
发明者陈浩, L·L·休 申请人:国际商业机器公司
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