利用碳纳米管复合互连通路的集成电路芯片的制作方法

专利名称：利用碳纳米管复合互连通路的集成电路芯片的制作方法
技术领域：
本发明涉及数字数据处理，更特别地，涉及用作数字数据系统的部件的集成电路芯片设计。
背景技术：
在二十世纪后半叶，开始了著名的信息革命。虽然信息革命是比任何一次事件或一种机械范围更宽的历史性发展，但是没有哪种装置比数字电子计算机更能代表信息革命。计算机系统的发展确实是一场革命。每年，计算机系统变得更快，存储更多数据，并向其使用者提供更多应用。
现代计算机系统通常包括中央处理单元(CPU)和存储、重现和传输信息所必需的支持性硬件，例如通讯总线和存储器。其还包括与外界交流所必需的硬件，例如输入/输出控制器或存储控制器，以及附带装置，例如键盘、监视器、带驱动器(tape drive)、盘驱动器、与网络耦合的通讯线路等等。CPU是系统的核心。其执行包括计算机程序的指令并指挥其他系统组件的操作。
从计算机硬件的观点来看，大部分系统基本上以相同的方式操作。处理器能够进行有限的一组非常简单的操作，例如运算、逻辑比较和数据从一个位置到另一位置的移动。但是每种操作都非常迅速地进行。指挥计算机进行大量这些简单操作的程序给出了计算机正在进行复杂工作的错觉。使用者认识到通过执行基本相同的一组非常简单的操作，但非常快地进行，可以实现计算机系统的新的或改进的性能。因此计算机系统的继续发展需要使这些系统更快。
计算机系统的总速度(也称为吞吐量)可以粗略地衡量为每单位时间执行的操作数量。有许多途径可以提高系统速度，但是从概念上讲，所有改进中最简单且最基本的是提高基本电路操作的速度，即，提高各种部件的时钟速度，更特别地是处理器的时钟速度，例如，如果所有动作以两倍快的速度运行而其他方面以实质相同的方式工作，则系统将在一半的时间内执行给定的任务。
时钟速度必然受到各种设计参数的限制，更特别地，受到信号传播延迟的限制。通常，如果缩短信号路径的长度，即，通过缩小逻辑元件的尺寸，可以提高时钟速度。由许多分立部件构成的早期计算机处理器通过缩小部件尺寸、减少分立部件数量、以及最终将整个处理器封装成单个芯片上的集成电路来实现显著的速度改善。现代处理器芯片设计通常在作为处理器的同一集成电路芯片上包括一个或多个缓存(cache)，在有些情况下在单个集成电路芯片上包括多个处理器。
尽管由集成电路获得了速度上的巨大改进，但仍然持续需要更快的计算机系统。鉴于此，需要使集成电路芯片内逻辑电路中的尺寸进一步缩小。
一般的集成电路芯片以多层构成。在衬底(通常为硅)上形成许多有源和无源元件。在有源元件上设置电介质层，并在有源元件上形成多个导电层，其每一个由另一电介质层分隔开。导电层承载电源和地电势，以及在有源元件之间延伸的大量信号互连。导电层之间或者导电层与有源或无源元件之间的导电互连形成为电介质层中的孔(hole)，其中填入诸如铝或铜的导电金属，称为通路(via)。
普通处理器中的所述大量有源元件需要非常多的互连，且由于这些必须封装在小面积内，因此单个互连的尺寸受到限制。仅是金属导体的通路具有小且有限的电阻，其随着通路的横截面积缩小而增大。芯片上逻辑元件数量的增大需要大量通路，这又减小了每个单独通路可用的空间的量。如果所有其他设计参数保持不变，这具有增大单个通路的电阻的效果。需要一种改进的设计技术，用于形成互连导体，更特别地是导电通路，其将支持互连的减小的尺寸和更大的电路元件密度。
近来，已经建议可以将碳纳米管用于形成集成电路中的导电路径。碳纳米管是纯碳分子结构，其中共价键合碳原子的石墨状结构层回绕成圆筒形。这样的结构具有纳米范围内的直径，并且可能沿轴维度长几个数量级。一些碳纳米管具有非常高的达到电流极限的电导率。这些碳纳米管的电导率明显高于(估计高一个数量级)普通金属的电导率。此外，碳纳米管的电流容量高于金属，因此可以期望将纳米管用作导体来改进所述结构的电阻和形式的长期稳定性。
虽然一些碳纳米管的高电导率表明在电子电路中的可能应用，但是在使用碳纳米管的成功装置的设计和商业生产方面还存在重大的工程学障碍。

发明内容
使用埋设于导电金属材料中的多个无差别碳纳米管形成集成电路中的导电路径。虽然可以使用其他金属或形成其他导电路径，但是优选地，导电路径包括在导电层之间延伸的通路，且纳米管埋置于诸如铜或铝的导电金属中。
在优选实施例中，在未来通路位置处在导体上形成金属催化剂垫(metalcatalyst pad)。然后在包括导体和催化剂的层上沉积电介质层，在所述通路的位置处在所述电介质中形成孔。然后在孔中从所述催化剂生长基本平行的碳纳米管，直到电介质层的顶部。然后用导电金属填充包括碳纳米管的孔，以制造复合碳纳米管金属通路。然后在通孔之上形成下一导电层。
根据所述优选实施例，填充在碳纳米管之间的空隙中的金属的使用解决了实际碳纳米管导电装置的构造中的几个潜在问题。虽然碳纳米管具有潜在的高电导率，但是管的小横截面积使得在管界面处的电耦合困难。通过用铜或其他金属填充通路中的空隙，在金属和碳纳米管之间建立了大的接触面积，改进了导电界面。还观察到，难以以纯的形式制造碳纳米管，大多数已确立的技术制成导电和半导电碳纳米管的混合物。用金属填充通路中多个碳纳米管之间的空隙时，某些比例的半导电管的存在将不会显著影响作为整体的集成电路的特性。
在供选实施例中，在催化剂区产生不连续从而增大碳纳米管之间的间隔。碳纳米管之间增大的空隙尺寸有利于金属填充工艺，否则难以完全填充所述空隙。
参考附图可以更好地理解本发明的结构和操作的细节，附图中相同的附图标记表示相同的部件，且附图中


图1是根据本发明一优选实施例的利用具有碳纳米管导体的集成电路的计算机系统的主要硬件部件的高层次框图；图2是根据优选实施例的以剖切顶视图表示的集成电路模块的简图；图3是根据优选实施例的部分集成电路模块的以剖视图表示的简图；
图4A-4G是部分集成电路芯片的简化放大剖视图，示出了根据第一优选实施例在各个阶段碳纳米管和铜复合通路的构造；图5是流程图，示出根据第一优选实施例用于形成复合通路的所有工艺步骤；图6A-6G是部分集成电路芯片的简化放大剖视图，示出根据供选的优选实施例在各个阶段碳纳米管和铜复合通路的构造；图7是流程图，示出根据供选的优选实施例用于形成复合通路的所有工艺步骤。
具体实施例方式
参考附图，其中全部视图中相似的附图标记表示相似的部件，图1是根据本发明一优选实施例的利用具有碳纳米管导体的集成电路的计算机系统100的主要硬件部件的高层次示图。在功能方面，以虚线描出轮廓，图1示出了系统100的主要部件；这些部件包括一个或多个中央处理单元(CPU)101、主存储器102、终端接口106、存储接口107、I/O装置接口108和通讯/网络接口109，其全部通过一个或多个总线105耦接以用于部件之间通讯。
CPU 101是一个或多个通用可编程处理器，执行储存在存储器102中的指令；系统100可以包括单个CPU或多个CPU，在图1中共同地由特征CPU101表示，且可以包括一级或多级板上缓存(未示出)。存储器102是随机存取半导体存储器，用于储存数据和程序。存储器102在概念上是单个的单片实体，可以理解为存储器通常以缓存和其他存储装置的层级(hierarchy)布置。此外，存储器102可以分成与特定CPU或CPU组以及特定总线相关的部分，如各种所谓的非均匀存储存取(NUMA)计算机系统构架的任一种中那样。
终端接口106提供连接，用于一个或多个用户终端121A-C(一般地称为121)的附连(attachment)，且可以以各种方式实现。许多大型服务器计算机系统(大型机)支持多个终端通过通常在一个或多个电子电路卡上的终端接口I/O处理器的直接附连。供选地，接口106可以提供到局域网络的连接，终端121连接到所述局域网络。各种其他替代方式是可行的。数据储存接口107提供到一个或多个数据储存装置122A-C(一般地称为122)的接口，其通常是旋转磁硬盘驱动单元，但其他类型的数据储存装置也可被使用。I/O和其他装置接口108提供到各种其他输入/输出装置或其他类型装置的任一种的接口。在图1的示例性实施例中示出了两种这样的装置，打印机123和传真机124，可以理解，可以存在许多其他这样的装置，它们可以是不同类型的。通讯接口109提供从系统100到其他数字装置和计算机系统的一个或多个通讯路径；这样的路径可以包括例如诸如互联网、局域网或其它网络的一个或多个网络126，或者可以包括遥控装置通讯线、无线连接等等。
总线105提供各种系统部件之间的通讯路径。虽然图1中示出了单个概念总线实体105，但可以理解，一般的计算机系统可以具有通常以复杂拓扑布置的多个总线，例如分级点对点链接、星形或网状构造、多级总线、并联和冗余路径等等，并且可以存在用于交流特定信息例如地址或状态信息的单独总线。
物理上，主要功能单元通常以一个或更多集成电路芯片实现。这样的芯片通常安装在电子电路卡组件上，多个芯片通常安装在单个电路卡上。在图1中，CPU 101表示为包括四个集成电路芯片111A-D，其每个可以包括一个或多个处理器，或者可以仅完成单个处理器的部分功能；存储器102表示为包括六个芯片112A-112F，总线105表示为包括三个芯片115A-C，终端接口106表示为包括三个芯片116A-C，储存接口107表示为包括两个芯片117A-B，I/O和其他接口108表示为包括两个芯片118A-B，通讯接口109表示为包括两个芯片119A-B。然而，这些芯片的实际数量可以改变。
应当理解，图1意在以高层次表示示例系统100的代表性主要部件，单个部件可以具有比图1表示的那样更大的复杂性，并且这样的功能单元和物理单元的数量、类型和构造可以显著改变。还应当理解，不是图1所示的所有部件都存在于特定计算机系统中，并且可以存在除了所示部件之外的其他部件。虽然将系统100表示为具有多个终端的多用户系统，但是系统100供选地可以是单用户系统，通常只包括一个用户显示器和键盘输入，或者可以是服务器或类似装置，其具有少的或没有直接用户接口，但接收来自其他计算机系统(客户)的请求。
图2和图3是根据该优选实施例的也称为“芯片”的集成电路模块200的简化示图。图2中以剖切顶视图示出集成电路模块200。图3以剖视图示出部分集成电路模块200。图2和3所示的集成电路模块200可以是模块111A-D、112A-F、115A-C、116A-116C、117A-B、118A-B或119A-B中的任一个，或者可以是图1未示出的某种其他模块。集成电路模块200包括芯片201，即形成在单板、平坦半导体衬底上的各种电子电路和元件。衬底和集成形成其上的电子器件(芯片)被保护绝缘体202包围并包封在其中。整个组件通常安装在具有用于连接模块和数字装置的其他部件的多个导电路径的电子电路卡(未示出)上。这样的卡通常具有安装在其上的多个集成电路模块。多个导电线203从衬底芯片出发并连接到从模块200延伸的I/O引脚204。I/O引脚204耦接到电子电路卡中的导电路径。虽然为了说明目的，图2中示出I/O引脚沿着模块200的两边缘，但它们通常沿所有四个边缘安装。供选地，可以以现在已知或以后研发的各种其他方式形成I/O连接；例如，I/O连接可以形成在模块的底部，使用引脚、焊盘或焊球。
芯片201是由多层构成的薄而平的部件。底层是半导体衬底211，其通常为硅，但其他材料也是可以的，例如SiGe、SiC和GaAs。该半导体层可以可选地沉积在提供结构支承或其他功能的不同材料例如蓝宝石的一个或多个层上。通过衬底的选择性掺杂以及额外绝缘体(电介质)和导电材料的沉积，在衬底上形成多个有源和/或无源器件212，例如场效应晶体管。通过以所需配置连接各种有源和无源器件并向有源器件提供电源和地连接来构成逻辑电路。在包含导体213-216的多个层中设置有源器件之间的导电互连，所述每层通过绝缘层301-305与相邻层分隔开。
由于有源器件和互连的数量通常很大，且集成电路的设计通常需要各个方向上的互连，因此互连的物理布置是挑战性的设计问题。通常，导电层内的单个导体在单一方向上延伸，该方向随着连续的导电层以直角交替。导电通路311-316穿透导电层之间的绝缘层或多个绝缘层，以产生电连接。导电通路可以在不同导电层中的两个导体之间延伸(如图3中通路312、313、315和316所示)，或者在有源或无源器件306-308的某部分与导电层之间延伸(如图3中通路311和314所示)。单个导电路径可以经过几个导电层和几个通路。
应当理解，图2和3意在集成电路模块的高层次表示，以说明为目的，不一定是按比例的。包含在单个芯片模块上的有源器件的实际数量很大且单个器件的尺寸很小，以致于难以或不可能在单幅图中按比例示出。此外，虽然示出四个导电层，但这样的层的实际数量可以改变。
为了支持计算机系统和其他数字装置的改善的性能，需要缩小集成电路芯片中有源和/或无源器件的尺寸并增大其数量。增大器件的数量需要增大导电互连的数量。简单地使所有导体更小并将它们更紧密地布置在一起，而没有其它的设计修改，会导致导体电阻和电容的增大。使用常规技术，难以在未来集成电路设计的可预见空间限制内实现互连导体的充足导电性。这对提供从一层到另一层的导电连接的互连通路来说尤为突出。
根据本发明的优选实施例，集成电路中的导电通路由碳纳米管和诸如铜的金属的复合物构成。优选地，碳纳米管在通路空间中平行生长，然后用诸如铜的金属填充纳米管之间的空隙。由于碳纳米管具有相当高的电导率和电流承载能力，因此它们可以承载通过通路长度的大多数电流。然而，碳纳米管的横截面非常窄。虽然纯由碳纳米管构成的通路可以在其长度上具有非常高的导电性，但是在与下一集成电路层的界面处的接触面积小，以致于在界面处会存在显著的电阻，抵消了碳纳米管高导电性的优点。通过用与导电层中的导体相同的金属例如铜填充纳米管之间的空隙，在碳纳米管和金属(例如铜)之间的界面处提供了大的表面积。因此，以促进空隙中金属的后续沉积的空间布置(spatial arrangement)生长碳纳米管。
参考图4A-4G、5、6A-6G和7，现在将描述根据优选实施例形成碳纳米管和铜复合通路的两个供选工艺。图5是根据第一优选实施例的流程图，示出形成复合通路的所有工艺步骤。图4A-4G是部分集成电路芯片的简化放大剖视图，示出根据第一优选实施例碳纳米管和铜复合通路在不同阶段的构造。图7是根据供选或第二优选实施例的流程图，示出形成复合通路的所有工艺步骤。图6A-6G是部分集成电路芯片的简化放大剖视图，示出根据供选实施例的碳纳米管和金属复合通路在不同阶段的构造。应理解，图4A-4G和图6A-6G不一定按比例绘制，特别地，以说明为目的，放大了碳纳米管的尺寸，并相应减少了这样的特征的数量。虽然为了简明，相关于单个通路示出并描述下面的工艺，但应当理解，在一般实施中，将同时构造多个通路。
众所周知，集成电路芯片通常从衬底分层构建，根据各种工艺中的一些沉积连续的层，有时选择性地去除所述层以产生特征，并最终覆盖以其他层。在第一优选实施例中，“双镶嵌(double damascene)”工艺用于沉积金属导体。在“双镶嵌”工艺中，在电介质中制造槽(trench)和凹部(cavity)，其然后被填充以金属导体，“双”是指在单个步骤中平坦层中的通路和导体都被填充。金属导体是铜时双镶嵌工艺是特别优选的，因为它容易地允许在全部铜表面上沉积铜迁移阻挡。然而，此工艺也可以与其它金属一起使用。
根据第一优选实施例制造碳纳米管和铜复合通路的工艺始于电介质层401，如图4A所示。电介质层401制造在另一层400上，层400可以是金属导体层，或者可以是衬底本身。层400可以使用任何常规技术或任何以后发展的技术来制造，或者可以是如此处所描述的那样制造的另一金属层。通过在下面的层400上沉积基本均匀的电介质层形成电介质层401，如图5中的步骤501所示。优选地，电介质层是氟硅酸盐玻璃低k电介质，但是供选地可以使用其他材料。然后，根据所需导体的图案利用光致抗蚀剂图像光刻构图所沉积的电介质的顶表面，通过反应离子蚀刻去除未掩模化的电介质部分以产生槽的图案，并从所述表面清洁光致抗蚀剂掩模，以在电介质层中形成用于导体的槽的图案，共同如步骤502所示。图4A示出执行步骤502之后电介质层401的横截面中所得到的单个槽412，应理解，实际上电介质层401具有槽的复杂图案。
然后在特别地包括槽的电介质401的整个顶表面上沉积薄的多层衬垫(liner)402(步骤503)。衬垫包括氮化钛(TiN)的第一层，接着是Ti的第二层，接着是铜的第三层。全部三层通过原子层沉积和/或化学气相沉积(CVD)或物理气相沉积(PVD)工艺来沉积。TiN/Ti层用作防止铜迁移到电介质中的阻挡层并改善粘合性。可选地可以使用氮化钽(TaN)代替TiN作为阻挡层。铜层是用于提高粘合性和在随后的电镀工艺中槽用铜的填充的籽晶层。
然后用铜电镀芯片组件的整个顶表面(步骤504)。电镀工艺产生完全填充槽并形成将来的导体的铜403以及电介质401和衬垫402顶部之上的铜剩余层。图4B以横截面示出铜电镀工艺之后的所得槽。
然后所得芯片组件的顶表面经历化学机械抛光(CMP)以去除除了槽之外的铜剩余层和衬垫，即，将顶表面向下抛光到电介质层401的顶部(步骤505)。抛光留下与电介质401的顶部齐平的填充槽的铜403。然后铜403通过反应离子蚀刻凹进槽中(步骤506)。优选地，使用对铜有选择性的蚀刻剂，使得铜比电介质更快地被去除，在铜槽中留下浅槽。
然后在芯片组件的表面上沉积薄催化剂层404(步骤507)。催化剂优选为镍、铁或钴，其可以通过稀释法或其他方法被分段，如此处进一步描述的。优选使用原子层沉积或化学气相沉积技术将催化剂沉积为整个表面上的层。
已知镍、铁或钴将在适当的工艺条件下催化碳纳米管的形成，并且通过使用纯催化剂可以预期得到纳米管的最大密度。但是，可取的是有意阻止碳纳米管以最大密度生长，在管之间留下较大空隙。原因在于这有利于以后将铜沉积到通路中，有助于将铜一直沉积到通孔底部。因此，在优选实施例中，催化剂通过用非反应性金属稀释而被“分段”。具体地，约60％Ni和40％Mo的金属复合物可以用于降低通路中碳纳米管的密度，应理解，其他金属和比例也是可以的。这样的复合物产生催化剂金属的非均匀分布，有效地将催化剂“分段”成较高密度的小区域，以支持间隔开的碳纳米管的生长。作为“分段”的替代方法，催化剂可以在适当的环境中经历额外的工艺步骤，如可选步骤508所示。例如，可以通过加热使催化剂结晶，产生催化剂块，预期对碳纳米管生长具有类似效果。
然后表面经历化学机械抛光以从电介质401的顶表面去除催化剂层，仅在铜槽位于的浅凹进中留有催化剂404(步骤509)。图4C是抛光步骤509之后表面的理想描绘。
为下一电介质层作准备，然后在抛光表面上沉积氮化硅(Si3N4)阻挡层405(步骤510)。类似于氮化钛，氮化硅用作铜迁移到电介质的阻挡层。但是，与氮化钛不同，氮化硅本身就是电介质材料，因此不需要关注氮化硅阻挡层是否桥接了导电层中的多个导体。
然后直接在芯片组件的顶表面上形成其中具有槽407和凹部408的第二电介质层406，如图4D所示。可以根据用于形成其中具有凹部的电介质层的任何常规工艺来形成凹部，包括以后研发的任何工艺。优选地，以多阶段工艺形成凹部，其中首先在下面的芯片组件的整个表面上沉积电介质层406(步骤511)。然后使用合适的光致抗蚀剂光刻构图所沉积的电介质层，然后通过反应离子蚀刻部分去除电介质层的未掩模化的部分以形成槽407(步骤512)，根据光刻图案，槽与下一导电层中的将来金属导体相应。在用金属填充所述槽之前，使用合适的光致抗蚀剂再次光刻构图所述电介质，第二图案对应于在导电层之间延伸的将来的通路，通过反应离子蚀刻去除通路位置处未掩模化的电介质和下面的阻挡层以形成通路凹部408，通路凹部穿过电介质406和阻挡层405一直延伸到催化剂404(步骤513)。然后从剩余电介质层去除光致抗蚀剂。应理解，通过本工艺同时在电介质中形成大量槽和通路凹部(图4D未示出)。优选地，光刻掩模具有用于通路的约200nm方形的孔，其产生直径约200nm的圆形通孔。通孔可以具有400nm或更大的节距。优选地，蚀刻剂对电介质具有选择性且不影响衬垫。图4D示出执行步骤513之后的部分芯片组件，以剖视图示出通路凹部。
在催化剂被暴露后，碳纳米管409在通路中从催化剂区域生长(步骤515)。图4E示出其中已经生长了碳纳米管409之后的通路。在优选实施例中，在约500-600℃的温度下，在有氨催化剂的情况下由乙炔气体源生长碳纳米管。乙炔与氨的比例可以在约1∶2至1∶4的范围内。反应时间可以约为1-10分钟，优选为约2-3分钟。氨可以在乙炔之前被引入，或者与乙炔一起引入。还可以使用含碳气体和化学裂化催化剂的各种组合来生长CNT。
此处描述的工艺产生碳纳米管的异质集合，其直径、长度和沉积密度、以及其他性能，特别是其电导率变化。直径从单壁碳纳米管的几纳米改变到多壁碳纳米管的几十纳米。图4E无意按比例表示特征或者示出通路中一般数量的碳纳米管，实际数量通常比图4E中所示的更大。如图4E所示，一些纳米管会延伸超过电介质层并到通路凹部外面。这些纳米管中仅一部分将成为高导电性的纳米管(有时称为“金属性”，并非因为它们包含金属，而是因为它们的电导率接近或超过金属的电导率)。“非金属性”纳米管具有一定的导电性，但显著更低。为了通过通路传导电流，只有“金属性”纳米管是有用的。虽然在此描述的工艺并未专门制造金属性纳米管，但每个通路中单个管的数量足够高，从而统计学上确保了在每个通路中产生足够数量的金属性纳米管，以提供通路中的高导电性。
碳纳米管是长且薄的构件，其在通路凹部中基本彼此平行地生长。碳纳米管并未填充通路凹部的整个体积，而是在管之间留下了窄的空间，在此称为空隙。如上所述在通路凹部中形成碳纳米管之后，用铜填充碳纳米管之间的这些空隙。在槽407被填充的同时通路被填充以铜。为了用铜填充槽和通路，首先在芯片组件的整个暴露表面上沉积包括阻挡层和籽晶层的薄衬垫410，即，在电介质顶表面上、在槽中、以及在通路壁和底部(步骤516)。优选地使用原子层沉积将阻挡层沉积成两层，第一层是TiN(或替代地为TaN)，接着是Ti层。在沉积阻挡层之后，通过原子层沉积或化学气相沉积来沉积铜籽晶层。阻挡层用于防止铜迁移到通路壁和槽壁处的电介质404中。籽晶层为随后通过电镀沉积的铜提供了表面。在沉积衬垫410之后，通过电镀用铜411填充通路(步骤517)。供选地，可以通过化学气相沉积或物理气相沉积来填充通路。图4F示出铜电镀工艺之后的通路，铜电镀工艺用铜层填充通路凹部中的空隙，填充槽，并电镀电介质的顶表面。可以观察到，由于一些纳米管延伸到通路凹部外，所以电镀表面是不平的，并且在通路附近呈现凸起。
在填充通路空隙之后，芯片组件的上表面经历化学机械抛光，从而去除多余的铜并修整太长的碳纳米管(步骤518)。本抛光步骤去除材料向下到电介质层406的顶部，即，除了先前形成的槽中之外去除各处的铜411和衬垫410。图4G示出抛光后的芯片组件。
在用铜填充通路空隙并抛光从而修整纳米管之后，基本上完成了通路和其直接上方的导电层。然后可以再从步骤506开始沉积其他层。
优选地，芯片经历多次双镶嵌工艺从而产生多个各导电层和通路，制造任一电介质层的工艺包括蚀刻该层以形成槽和通路凹部，接着是单个电镀工艺，其用铜同时填充槽和通路凹部。在上述说明中，步骤501-505反映了单镶嵌工艺，其中仅形成导电层中的铜导体。即，未描述在铜导体403下面任何通路的形成。工艺步骤的此描述适于容易地理解，因为否则难以描述通路的由来。在优选实施例中，通过双镶嵌工艺制造所有通路和槽，包括衬底和器件层面上方最开始(最下面)的导电层。但是，替代地，可以通过某些其他工艺制造最下层面的通路。
图7的流程图和图6A-6G的剖视图示出了根据供选或第二优选实施例制造碳纳米管和铜复合通路的工艺。由于本工艺不形成完全包围金属导体的阻挡层，因此其优选地与铜之外的一些金属一起使用，例如铝。图6A-6G示出导电层602中的单个导体，应理解，实际上这是具有复杂导体图案的层，所述导体图案被电介质分隔开。
本工艺始于形成在电介质层上的导电层，如图6A所示。使用任何常规技术，最初在预先存在的层上沉积电介质层601，所述预先存在的层可以是下导电层或衬底本身(步骤701)。在电介质层上沉积薄衬垫602(步骤702)。衬垫优选包括Ti的单层，其可以通过原子层沉积或化学气相沉积来沉积。它主要用来提高粘合性，而不是作为导体迁移的阻挡。在沉积衬垫之后，通过溅射或任何其它合适的技术在顶表面上沉积导电金属层603，优选为铝603(步骤703)。
然后在铝的顶表面上沉积用于碳纳米管生长的合适的催化剂层604(步骤704)。催化剂可以是Ni、Fe或Co中的任一种，其可以利用原子层沉积或化学气相沉积来沉积。可以通过稀释或其它方式将催化剂分段，如以上相关于第一优选实施例所描述的那样。这可以包括额外的工艺步骤，如图7作为可选步骤705示出的那样。
然后在催化剂顶部沉积薄阻挡层605(步骤706)。阻挡层包括通过原子层沉积或化学气相沉积来沉积的Si3N4。阻挡层防止某些催化剂特别是Ni迁移到电介质中。图6A以剖视图示出步骤706之后芯片组件的一小部分。
然后通过用光致抗蚀剂掩模光刻构图铝的顶表面，蚀刻铝的未掩模化部分；以及去除掩模，铝603被构图为多个单独导体(步骤707)。蚀刻工艺必要地去除铝的被蚀刻部分上面的薄阻挡层605和催化剂604。它还从铝的被蚀刻部分之下去除衬垫602，一直向下蚀刻到电介质层601。图6B示出步骤707之后芯片组件的一小部分，以剖视图示出单个铝导体。
然后在芯片组件的顶表面上形成其中具有用于各通路的凹部607的第二电介质层606，如图6C所示。优选地，电介质层是氟硅酸盐玻璃低k电介质，但是可选地也可以使用其它材料。可以根据形成其中具有凹部的电介质层的任何常规工艺，包括以后研发的任何工艺，来形成凹部。优选地，以多阶段工艺形成凹部，其中首先在下面的层的整个表面上沉积电介质层606(步骤708)；然后通过化学机械抛光来平坦化这样沉积的电介质层(步骤709)；然后使用合适的光致抗蚀剂光刻构图平坦化的电介质层；然后根据光刻图案蚀刻电介质层的选定部分，以形成凹部(步骤710)；然后从剩余的电介质层去除光致抗蚀剂。
蚀刻工艺还去除了阻挡层605以露出催化剂。应理解，通过本工艺可以在电介质中同时形成大量凹部(图6C未示出)。优选地，光刻掩模具有用于通路的约200nm方形的孔，其产生直径约200nm的圆形通孔。通孔可以以400nm或更大的节距布置。图6C示出步骤710之后芯片组件的一小部分，以剖视图示出通路凹部。
然后在通路凹部中从暴露的催化剂区域生长碳纳米管608(步骤711)。优选地，在与上面相关于第一优选实施例描述的工艺条件相同的工艺条件下生长碳纳米管。如在第一优选实施例的情况下一样，可以预期将产生碳纳米管的异质集合，在直径、长度、沉积密度和电导率方面变化，且这些碳纳米管种仅一些是有用的。图6D示出生长碳纳米管之后通路凹部的剖视图，应理解，不必以实际的数量和比例来表示碳纳米管(和其它特征)。
如前面相关于第一优选实施例说明的那样，碳纳米管是长且基本平行生长的薄构件，其未填充通路凹部的整个体积，在管之间留有空隙。如上所述地在通路凹部中形成碳纳米管之后，用铝填充碳纳米管之间的这些空隙。为了用铝填充空隙，首先在通路中和电介质之上沉积衬垫609(步骤712)。优选地，衬垫是Ti的薄层，接着是Al的籽晶层。通过化学气相沉积利用原子层沉积来沉积衬垫层。在沉积衬垫之后，通过电镀用铝610填充通路(步骤713)。可选地，可以通过化学气相沉积或物理气相沉积来填充通路。图6E示出铝电镀工艺之后的通路，该铝电镀工艺用铝层610填充通路凹部中的空隙并电镀电介质的表面。可以看到，由于一些纳米管延伸到通路凹部之外，因此电镀表面会不平坦，并在通路附近呈现出凸起。
在填充通路空隙之后，芯片组件的上表面经历化学机械抛光从而形成光滑平坦表面并修整过长的碳纳米管(步骤714)。优选地，该抛光步骤去除了电介质上电镀通孔时产生的整个金属层。可选地，可以仅去除部分电镀的金属层，留下残余部分作为电介质层606上下一导电层的一部分。图6F示出抛光之后的通路；在图6的示例中，已经去除了整个剩余金属层，应理解，在可选实施例中可以原样保留该层的某些部分。
在用铝填充通路空隙并抛光从而修整纳米管之后，基本完成了通路。然后可以在电介质层606上沉积下一导电层。如果在抛光步骤中去除了整个剩余的沉积金属，则应当首先在电介质上沉积Ti衬垫611(步骤715)。接着是利用任何常规工艺的铝沉积(步骤716)。图6G示出在电介质层上沉积导电层612之后的通路。当构图时，导电层612将在从电介质层606显现通路的位置处具有导体。
理想地，是使用以上描述的第一或第二工艺还是某些其它工艺，都用金属完全填充通路中碳纳米管之间的所有空隙，如图4F-4G和6E-6G所示。但是，难以获得完美的结果，将认识到，甚至部分填充空隙也可以在碳纳米管和导电层之间增大的接触面积方面提供显著的益处。在完全填充空隙和某些其它所期望的目标之间进行折中的工艺参数可以产生非常合意的结果。因此，虽然在此示出空隙的完全填充作为理想情况，但本发明不限于确保空隙的完全填充的技术。
在优选实施例中，用铜，或供选地用铝，填充导电层中和通路中碳纳米管之间空隙中的导体。但是，将认识到，可选地也可以使用其它导电金属。例如，钨和其它导电金属，包括金属合金，也是可以的。此外，虽然优选地导电层中使用的金属与通路空隙中使用的金属相同，可选地可以使用不同材料。作为另一替代，可以使用碳纳米管和诸如铜的金属的复合物来构成导电层中的导体。
在此给出各种尺寸、材料、工艺参数等作为使用可用技术的典型或优选值。但是，将意识到随着技术能力的进步，可以开发用于进行各种工艺或构造集成电路部件的新技术，具体地可以开发用于制造和操纵碳纳米管的新技术。在此描述的典型技术无意将本发明限制在任何特定尺寸、材料或工艺参数。
在此已经在优选实施例中显示和描述了集成电路模块作为数字计算机系统的部件。但是，众所周知，集成电路模块用于各种数字装置中。根据本发明的集成电路芯片可以用于任何数字装置中，不论这样的装置是否被称为“计算机系统”。这样的装置的几个例子包括有限功能数字装置，例如个人数字助理、蜂窝电话、数码相机、用于建筑、汽车和其他机械的控制器、机器人系统和蜂窝电话。但是，众所周知，集成电路芯片正在被包括到越来越多的装置中，以上列举不应被当作对可使用集成电路芯片的装置类型的完全列举或限制。
虽然已经描述了本发明的特定实施例以及某些替代，但本领域技术人员应认识到，在所附权利要求的范围内可以作出形式和细节上的各种变型。
权利要求
1.一种集成电路芯片，包括多个有源器件，形成在衬底上；多个电导体，在一个或多个导电层中用于提供到所述多个有源器件的电连接；以及多个导电通路，每个通路将各第一导电层中的各第一电导体与以下物质构成的组中的至少一个电连接(a)各第二导电层中的各第二电导体，每个所述各第二导电层通过电介质层与所述各第一导电层分隔开，和(b)形成在所述衬底上的所述多个有源器件的各有源器件，所述多个有源器件通过电介质层与所述各第一导电层分隔开；其中每个所述导电通路包括埋置于导电金属中的多个碳纳米管。
2.如权利要求1所述的集成电路芯片，其中所述多个碳纳米管基本垂直于所述第一导电层取向。
3.如权利要求1或2所述的集成电路芯片，其中所述导电金属是铜。
4.如权利要求1所述的集成电路芯片，其中每个所述导电通路还包括催化剂，其形成在(a)导体和(b)有源器件的至少一种上，所述导电通路内的所述多个碳纳米管从所述催化剂生长。
5.如权利要求4所述的集成电路芯片，其中所述催化剂包括镍、铁、钴或催化剂金属与非催化剂金属的复合物中的至少一种。
6.如权利要求4或5所述的集成电路芯片，其中所述催化剂被分段从而减小碳纳米管形成的密度。
7.如权利要求1至6中任一项所述的集成电路芯片，其中每个所述导电通路形成在所述电介质层中在各凹部内，所述多个碳纳米管和导电金属基本填充所述凹部。
8.一种制造集成电路芯片的方法，包括步骤提供具有多个电接触的第一芯片层，所述多个电接触用于耦接到第二芯片层中的电导体；在所述第一芯片层上形成电介质层，所述电介质层具有多个凹部，所述多个凹部与所述第一芯片层中所述多个电接触的各电接触对应；在所述多个凹部中的每一个中生长多个碳纳米管，所述生长多个碳纳米管的步骤在每个所述凹部内在所述碳纳米管之间留下空隙；用导电金属填充所述空隙的体积的至少一部分；以及在所述电介质层上形成所述第二芯片层。
9.如权利要求8所述的方法，其中所述用导电金属填充所述空隙的至少一部分的步骤包括步骤(a)在所述空隙中沉积籽晶层；以及(b)在所述籽晶层上沉积所述导电金属。
10.如权利要求8或9所述的方法，还包括步骤在所述电介质层中在所述凹部的壁上沉积阻挡层，在所述用导电金属填充所述空隙的至少一部分的步骤之前进行所述沉积阻挡层的步骤。
11.如权利要求10所述的方法，其中所述阻挡层包括由氮化钛和氮化钽构成的组中的至少一种。
12.如权利要求8所述的方法，还包括步骤在所述第一层中的所述多个电接触的每个上形成用于生长碳纳米管的各催化剂垫。
13.如权利要求8至12中的任一项所述的方法，其中所述用导电金属填充所述空隙的体积的至少一部分的步骤与用所述导电金属填充用于所述第二芯片层中的导体的多个槽同时进行。
14.一种集成电路芯片，包括多个有源器件；以及多个电导体，用于提供到所述多个有源器件的电连接，其中所述电导体的至少一些包括多个细长碳纳米管和导电金属的复合物，所述细长碳纳米管沿其各自纵轴取向，所述纵轴基本平行于流经每个各碳纳米管位于其中的所述导体的电流的方向。
15.如权利要求14所述的集成电路芯片，其中包括多个细长碳纳米管和导电金属的复合物的所述电导体的至少一些是在所述集成电路芯片中的层之间延伸的导体。
全文摘要
利用埋置于导电金属中的多个无差别碳纳米管形成集成电路中的导电路径，该导电金属优选为铜。优选地，导电路径包括在导电层之间延伸的通路。优选地，通过在通路位置处在导体上形成金属催化剂垫，沉积并蚀刻电介质层从而形成凹部，在凹部中在催化剂上生长基本平行的碳纳米管，以及用铜填充凹部中的剩余空隙，来形成复合通路。然后在通孔上形成下一导电层。
文档编号H01L21/768GK1926680SQ200580006332
公开日2007年3月7日 申请日期2005年2月23日 优先权日2004年2月26日
发明者古川俊治, 马克·C·哈基, 戴维·V·霍雷克, 查尔斯·W·科伯格三世, 马克·E·马斯特斯, 彼得·米切尔, 斯坦尼斯拉夫·波朗斯基 申请人:国际商业机器公司