专利名称：无电敷镀用于基于硫族化物的存储器件的金属帽的制作方法
技术领域：
本发明涉及电化学沉积领域，并且更具体地涉及一种在导电互连上无电敷镀金属帽的方法，以及包含这种结构的基于硫族化物的存储器件。
背景技术：
集成电路的性能特性和可靠性变得更加取决于用于在集成电路或芯片上的各半导体器件之间传送电信号的通路和互连的结构和属性。集成电路制造的进展已经造成密度、典型芯片上含有的半导体器件的数量以及速度的提高。但是互连结构和形成技术尚未如此迅速地发展，因而对于集成电路的信号速度日益变成是一种限制。
当今的高性能集成电路典型地具有多个金属导线层。这些金属层通过相对厚的、诸如二氧化硅的绝缘材料层隔开。制造穿过这些绝缘层的通路以实现金属线间的连接。通常希望使金属导线尽可能地保持为平面以避免金属线上的过度应力。在覆盖第一金属垫或线的绝缘层中通常使用填充通路的钨金属塞，从而使叠置的膜保持在绝缘层的平面表面上。如果没有这个塞，该叠置膜必然沉入到通路中从而和下伏的第一金属接触。
通常使钛(Ti)层和下伏的第一金属相接触以充当用于相继的钨触点的粘附层。接着通常利用化学汽相沉积(CVD)过程通过沉积钨金属填充通路。当要填充纵横比为高的通路时，沉积过程期间沉积在通路侧壁上的钨可能紧压开口，留下埋在通路内的称为“锁眼(keyhole)”的孔隙。当去掉CVD沉积过程中产生的过量钨时(通常利用化学-机械平面化(CMP)过程)，这些埋入的“锁眼”可能张开，从而在通路的顶部留下暴露的孔隙。这些孔隙负面地影响其它层的相继形成以及各层之间的电气连接。
从而，现有技术中仍然需要一种提供对半导体器件的相继各层的制造过程产生良好电气连接的金属填充、纵横比为高的通路的过程。
本发明满足这种需要，提供一种在导电塞、通路或互连上形成金属帽以便覆盖或填充该塞、通路或互连中的锁眼并且对该半导体器件中的相继层提供良好电气接触的方法。最好用钴、银、铜、金、镍、钯、铂或它们的合金形成该金属帽。最好通过例如在钨塞或互连上进行金属的无电沉积来形成该金属帽。本发明还公开了采用这种金属帽结构的基于硫族化物的存储器件。
更具体地，依据本发明的一个方面，提供一种在基于硫族化物的存储器件中的导电互连上形成金属帽的方法，该方法包括在基片上形成第一导电材料层，以及在该第一导电材料和该基片上沉积绝缘层。在该绝缘层上形成开口以便暴露该第一导电材料的至少一部分，并且在该绝缘层上和该开口内沉积第二导电材料。去掉该第二导电材料的一些部分以在该开口内形成导电区，并且该导电区在该开口内凹入到低于该绝缘层的上表面的水平。在该开口内的凹入导电区之上形成第三导电材料的帽。在该帽上沉积硫族化物材料，并且在该硫族化物材料上沉积导电材料以形成存储器件。
该第三导电材料是从由钴、银、金、铜、镍、钯、铂以及它们的合金构成的组中选择的。最好通过无电镀沉积形成该第三导电材料的帽。当采用无电镀沉积过程时，可任选在无电镀沉积该第三导电材料之前活化该凹入导电区的表面。
在本发明的另一实施例中，提供一种在基于硫族化物的存储器件中的导电互连上形成金属帽的方法，该方法包括在基片上设置绝缘层，该绝缘层具有位于其中的开口并且该开口暴露该基片上的第一导电材料的至少一部分。在该绝缘层之上并在该开口内设置第二导电材料。去掉该第二导电材料的一些部分以形成该开口内的导电区，并且该开口内该导电区凹入到低于该绝缘层的上表面的水平。在该开口内的该凹入导电区上形成第三导电材料的帽。该第三导电材料最好从由钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择。在该帽上沉积基于硫族化物的存储单元材料堆，并在该硫族化物堆上沉积导电材料。
在本发明的另一实施例中，提供一种在基于硫族化物的存储器件中的导电互连上形成金属帽的方法，该方法包括在基片上设置绝缘层，该绝缘层具有位于其中的开口并且该开口暴露该基片上的第一导电材料的至少一部分。在该绝缘层上并且在该开口内设置第二导电材料。去掉该第二导电材料的一些部分以形成该开口内的导电区，并且该开口内该导电区凹入到低于该绝缘层的上表面的水平。在该凹入的导电区上形成钴材料的帽。在该帽上沉积基于硫族化物的存储单元材料堆，并在该硫族化物堆上沉积导电材料。
在本发明的再一实施例中，提供一种在基于硫族化物的存储器件中的钨互连之上形成金属帽的方法，该方法包括形成凹入到绝缘层里的开口内的钨互连，以及通过金属的无电沉积在该凹入的钨层之上形成金属帽。该金属最好是从钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择的。
在本发明的再一实施例中，提供一种用于为半导体电路形成导电金属互连的方法，该方法包括提供具上形成有半导体器件的半导体结构；在该半导体结构之上形成绝缘层；以及在该绝缘层中形成进入到该半导体结构的沟道。该沟道基本上用钨填充，并且该钨凹入到低于该绝缘层的上表面的水平。在该凹入的钨上无电沉积金属帽。该金属帽最好包括从由钴、银、金、铜、镍、钯、铂和它们的合金组成的组中选择的金属。
在本发明的再一实施例中，提供一种用于基于硫族化物的存储器件的导电互连，该导电互连包括半导体基片上的其中具有开口的绝缘层；该开口中的凹入钨层；以及该钨层上的无电沉积的金属帽。该金属帽最好包括由从钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择的金属。该帽上是基于硫族化物的存储单元材料堆，并且该硫族化物堆之上是导电材料。
在本发明的再一实施例中，提供一种基于处理器的系统，其包括处理器以及和该处理器耦接的基于硫族化物的存储器件。该基于硫族化物的存储器件包括半导体基片上的其中具有开口的绝缘层；该开口中的凹入钨层；以及该钨层上的无电沉积的金属帽。该金属帽最好包括从由钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择的金属。该帽之上是基于硫族化物的存储单元材料堆，并且该硫族化物堆上是导电材料。
从而，本发明的特征是提供一种在导电塞、通路或互连上形成金属帽的方法，以便既保护该导电塞、通路或互连，又对该半导体器件中的相继各层提供良好的电气接触。本发明的特征还在于提供一种采用该金属帽结构的基于硫族化物的存储器件。从下面的连同附图一起提供的详细说明，本发明的这些以及其它的特征和优点会变得更清楚，其中各附图示意说明本发明的各示范实施例。
图1是依据本发明的一实施例的部分加工的基于硫族化物的存储器件的一部分的示例剖视图，该器件包括基片表面上的各金属层；图2是包含着该基片的表面之上的绝缘层的部分加工的基于硫族化物的存储器件的一部分的剖视图；图3是包含着在该绝缘层中形成的开口的部分加工的基于硫族化物的存储器件的一部分的剖视图；图4是包含着任选的共形粘附层的部分加工的基于硫族化物的存储器件的一部分的剖视图；图5是包含着填充绝缘层里的开口的导电材料的部分加工的基于硫族化物的存储器件的一部分的剖视图；图6是其中去掉过量的导电材料的部分加工的基于硫族化物的存储器件的一部分的剖视图；图7是其中使该导电材料的表面凹入到低于该绝缘层的上表面的部分加工的基于硫族化物的存储器件的一部分的剖视图；图8是包含着位于填充开口的该导电材料上的导电材料帽的部分加工的基于硫族化物的存储器件的一部分的剖视图；图9是部分加工的基于硫族化物的存储器件的一部分的剖视图，其中基于硫族化物的存储单元材料堆位于该帽上，并且另一层导电材料位于该基于硫族化物的存储单元堆之上；以及图10示出依据本发明其它实施例的带有一个或更多基于硫族化物的存储器件的处理器系统。
具体实施例方式
应注意，本文说明的加工步骤和结构不构成制造集成电路的完整加工流程。可以结合现有技术中采用的各种集成电路加工技术实践本发明的各实施例。由此，通常的实用加工步骤仅当它们对于理解本发明为必须时才包含在本文的说明中。
本文所使用的术语“基片”可以包括任何带有暴露的半导体表面的基于半导体的结构。该术语包括这样的结构，例如硅，绝缘硅(silicon-on insulator，SOI)，蓝宝石硅(silicon-on sappire，SOS)，搀杂的和不搀杂的半导体，通过半导体基底支持的外延硅层，以及其它半导体结构。半导体不必是基于硅的。半导体可以是硅锗或者是锗。当本文中提及“基片”时，可能已经应用了先前的加工步骤，以在基半导体或基底之中或之上形成区或结。如本文中使用那样，术语“之上”意味着在下伏层或基底的一个表面上形成。
现参照各附图，各图中用类似的附图标记代表类似的部分，图1至9说明一种加工基于硫族化物的存储器件的方法的示范实施例，该存储器件具有至少一个含有金属帽的互连。在形成集成电路结构10之后开始该过程。但是，也可以在集成电路加工的任何阶段应用该过程。出于化的目的，本发明的该实施例是参照上金属化层说明的。
图1至9示意说明部分加工的集成电路结构10，该结构10具有底基片11以及用13集体表示的多个已加工的层。通过常规技术在该电路结构上形成一系列的导电区21，这些导电区电气上和该电路中下面的一个或多个层或器件连接。尽管没有示出，应理解，集成电路结构10可以包括在基底11之上层13中加工的晶体管、电容器、字线、位线、有源区等等。
如图2中所示，在结构10之上设置绝缘层20。绝缘层20最好包括四乙氧硅烷(TEOS)或者是其它介质材料，例如硼磷硅玻璃(BPSG)、硼硅酸盐玻璃(BSG)、或者其它不导电氧化物(搀杂或不搀杂)、氮化物和氮氧化合物。本身可以由多层形成的绝缘层20厚度最好从约5000埃到约20,000埃。如图3中所示，在将和结构10的最上部分中设置的导电区21电连接的互连位置上至少设置一些开口22。
再次参照图3，在绝缘层20中图案化并蚀刻多个开口，例如互连沟道22。开口22对齐以暴露导电区21的部分。如图4中所示，在结构10的表面之上沉积可任选的粘附层24，从而它共形地覆盖绝缘层20并且作为互连沟道22的衬里(line)。可以象现有技术上常规那样，采用可任选的粘附层24以改进导电区21以及随后沉积的导电材料之间的结合。取决于制造器件所使用的材料，也存在着其中不需要粘附层24的实例。
可任选的粘附层24最好由诸如钛(Ti)的难熔金属形成。如图4中所示，在一实施例中，可以利用物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)来沉积可任选的薄Ti膜24。但是，该粘附层可以采用任何适当的材料，例如氮化钨、钨钽、氮化钽硅(tantalum silicon nitride)、或其它三元化合物。可任选的粘附层24的厚度最好在约100埃到约500埃之间，并且约为200埃厚更好。
现参照图5，在结构10之上以及互连沟道22之中形成最好包括钨的导电互连材料。可以利用现有技术中的任何常规技术，例如包括CVD或ALD技术形成导电互连30。这二种技术产生沟道22的共形填充。但是，取决于这些沟道的纵横比和宽度，这些共形沉积技术可能在钨塞内形成锁眼。互连30典型地具有约1000埃到约5000埃的厚度，并且厚度约为2000埃最好。现在参照图6，从导电互连30去掉过量材料。典型地，利用现有技术中公知的化学-机械平面化(CMP)技术去掉这些材料。希望大致在绝缘层20的上表面的水平处停止对过度材料的去除。
现参照图7，进一步平面化或过抛光导电互连30以形成低于绝缘层20的上表面25适当距离的凹部或凹口。可以采用凹入该互连材料的任何适当方法。例如，可以选择性地过抛光、化学机械地平面化、湿蚀刻或干蚀刻导电互连30以使互连材料凹退到沟道22之内并低于绝缘层20的表面。典型地，最好是从约200埃到约500埃的凹口。
在一实施例中，可能任选地活性化互连材料30的凹入表面，以使该表面对于随后的金属敷镀是选择性的。但是，在一些实施例中，本领域技术人员会意识到这种表面活性化不是必需的。可以利用若干技术实现表面活性化。最好通过对无电敷镀现有技术中已知的活性化溶液例如氯化钯溶液暴露该表面来活性化该表面。取决于所选择的特定活性化溶液，典型的表面暴露时间从大约十秒到大约两分钟。
现参照图8，接着利用无电敷镀过程选择性地把金属沉积在该凹口中。凹口中形成的金属层可以包括任何与该半导体结构中的相邻材料相容的适当金属。该金属层最好包括钴、银、金、铜、镍、钯、铂或它们的合金。该金属包括由钴尤佳，因为钴是容易得到的，并且它提供创建用于相继加工的较光滑表面的细粒结构。
最好形成厚度从约200埃到约500埃的金属帽。通过控制这种帽的敷镀速率，可以产生和绝缘层20的上表面大致共平面的帽。当在基片之上敷镀过量的金属时，可以通过常规处理方法去掉该过量，例如使图8中示出的结构平面化以便如图所示把该金属层分隔成各个金属帽40。接着可以进一步加工图8的结构以形成功能电路。
如图9中所示，通过在绝缘层20以及金属帽40之上沉积适当的硫族化物材料堆50来形成存储器件。可以从诸如Ge3Se7Ge4Se6的硫族化玻璃形成该硫族化物材料，在存在外加电压的情况下，这种玻璃中能形成用于扩散金属离子例如银的导电路径。在硫族化物堆50之上沉积第二导电电极60以便完成该存储器件的形成。在Moore和Gilton的美国6,348,365号专利中示出一种非易失性存储器件的例子。对于“堆”，其意思是一层或多层硫族玻璃材料，包含对于形成存储单元是足够的扩散金属离子。
现参照图10，图中示出其中包含集成电路448的典型基于硫族化物的存储器系统400。集成电路448采用根据本发明的一个或更多的实施例加工的导电互连和基于硫族化物的存储器。诸如计算机系统的处理器系统通常包括诸如微处理器的中央处理器(CPU)、数字信号处理器或其它可编程数字逻辑器件，其在总线452上与输入/输出(I/O)部件446通信。集成电路448中的基于硫族化物的存储器典型地通过存储器控制器在总线452上与该系统通信。
在计算机系统的情况下，该系统可以包括外围设备例如软盘驱动器454和光盘(CD)ROM驱动器456，它们也在总线452上与CPU444通信。集成电路448可以包括一个或更多的导电互连和基于硫族化物的存储器件。如果希望，可以在单个集成电路中使集成电路448和处理器例如CPU 444组合。其它可以包含基于硫族化物存储器件的部件和系统的例子包括钟、电视、蜂窝电话、汽车、飞机等。
本领域技术人员清楚，在不背离本发明的范围下可以做出各种改变，其中本发明的范围不受说明书和附图中说明的特定实施例的限制，而只是由附后权利要求书的范围限制。
权利要求
1.一种在基于硫族化物的存储器件中的导电互连之上形成金属帽的方法，该方法包括在基片之上形成第一导电材料层，在所述第一导电材料和所述基片之上沉积绝缘层，在所述绝缘层中形成开口以便暴露所述第一导电材料的至少一部分，在所述绝缘层之上以及在所述开口内沉积第二层电材料，去掉所述第二导电材料的一些部分以在所述开口内形成导电区，在所述开口内使所述导电区凹入到低于所述绝缘层的上表面的水平，在所述开口内的该凹入导电区之上形成第三导电材料的帽，其中所述第三导电材料是从由钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择的，在所述帽之上沉积基于硫族化物的存储单元材料堆，以及在所述硫族化物堆之上沉积导电材料。
2.权利要求1所述的方法，其中所述第三导电材料帽是通过无电敷镀形成的。
3.权利要求2所述的方法，包括活性化该凹入导电区的表面。
4.权利要求1所述的方法，其中所述第三导电材料包括钴。
5.权利要求1所述的方法，其中所述第二导电材料包括钨。
6.权利要求1所述的方法，包括在沉积所述第二导电材料之前在所述开口中沉积难熔金属层或难熔金属氮化物层的步骤。
7.权利要求6所述的方法，其中所述难熔金属包括钛。
8.权利要求6所述的方法，其中所述难熔金属氮化物包括氮化钛。
9.权利要求1所述的方法，包括去掉所述帽的一些部分以使所述帽平面化。
10.权利要求1所述的方法，其中把所述帽形成为具有从约200埃到约500埃的厚度。
11.权利要求1所述的方法，其中所述绝缘层是从由硼磷酸硅玻璃、四乙氧硅烷玻璃以及氮化硅组成的组中选择的。
12.一种用于基于硫族化物的存储器件的导电互连，该导电互连包括半导体基片上的其中具有开口的绝缘层；所述开口中的凹入钨层；所述钨层上的无电沉积的金属帽，所述金属帽包括从由钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择的金属；所述帽之上的基于硫族化物的存储单元材料堆；以及所述硫族化物堆之上的导电材料。
13.权利要求12所述的导电互连，其中所述金属包括钴。
14.权利要求12所述的导电互连，其中平面化所述金属帽以使其和所述绝缘层的上表面共平面。
15.一种基于处理器的系统，包括处理器以及与所述处理器耦接的基于硫族化物的存储器件的组合，所述基于硫族化物的存储器件包括半导体基片上的其中具有开口的绝缘层；所述开口中的凹入钨层；所述钨层上的无电沉积的金属帽，所述金属帽包括由从钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择的金属；所述帽之上的基于硫族化物的存储单元材料堆；以及所述硫族化物堆之上的导电材料。
16.权利要求15所述的系统，其中所述金属包括钴。
17.权利要求15所述的系统，其中平面化所述金属帽以使其和所述绝缘层的上表面共平面。
全文摘要
提供一种在基于硫族化物的存储器件中的导电互连上形成金属帽的方法，包括在基片(10)上形成第一导电材料层(21)，在该第一导电材料和该基片上沉积绝缘层(20)，在该绝缘层中形成开口(22)以便暴露该第一导电材料的至少一部分，在该绝缘层上以及该开口内沉积第二导电材料(30)，去掉该第二导电材料的一些部分以在该开口内形成导电区，在该开口内使该导电区凹入到低于该绝缘层的上表面的水平，在该开口内的凹入导电区上形成第三导电材料的帽(40)，该第三导电材料是从由钴、银、金、铜、镍、钯、铂以及它们的合金组成的组中选择的，在该帽上沉积基于硫族化物的存储单元材料堆(50)，以及在该硫族化物堆上沉积导电材料(60)。
文档编号H01L45/00GK101080825SQ200580042763
公开日2007年11月28日 申请日期2005年10月18日 优先权日2004年11月3日
发明者帕特丽夏·C·埃勒肯斯, 约翰·T·默尔, 里塔·J·克雷恩 申请人:微米技术公司