专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件，更具体地说涉及一种采用用于高Vt区域的栅极硅化方法来制造半导体器件的方法。
背景技术：
低功率电路广泛用在移动设备中。为了满足低功率要求，需要非常精确地控制亚阈值泄漏(依赖于Vt(电压阈值))、栅极泄漏和栅极引发的漏极泄漏。在低功率电路中，低Vt器件和高Vt器件具有不同的电路性能要求，并且高Vt和低Vt之间的Vt差可以大约为200mV。
由于沟道长度和栅极氧化物尺寸变小，所以需要更高的晕圈或沟槽掺杂来保持用于低功率用途的高Vt(～0.5V)。但是，高掺杂增大了结和栅极引发的漏极泄漏(GIDL)，这对于其Vt大约为0.5V并且Ioff(关断电流)大约为0.01nA/μm的低功率器件而言是不可接受的。
采用具有不同功函数的栅极材料来调节Vt，如下式1所示Vt＝φm-φs-Qox/Cox+2ψB+(4εsiqNaψB)1/2/Cox(1)φm和φs为形成栅极的材料和硅衬底的功函数。Qox表示栅极电介质中的电荷，Cox为栅极介电常数。ψB为费米能级和本征费米能级之间的电位差。Na为沟槽中的掺杂浓度。
例如，全硅化物(FUSI)栅极器件已经吸引了许多注意力，因为它能够降低栅极耗尽并且改善器件性能。在这种应用中，将中间能隙功函数栅极材料应用于高Vt和低Vt器件。但是，硅化物具有接近Si的中间能隙(midgap)的功函数，这需要对低Vt(～200mV)器件进行计数掺杂(count doping)。这是因为nFET器件需要正的φm-φs，而对于pFET器件而言需要负的φm-φs。
但是，计数掺杂将损害Vt复制和性能。还有，中间能隙功函数栅极材料对于高Vt器件而言非常好，因为能够用低沟道/晕圈掺杂来实现高Vt。因此，可以降低结和GIDL泄漏，这对于低功率应用而言是很关键的，因为总Ioff泄漏非常小。但是，这种工艺对于低Vt器件而言没有益处，因为在这些器件中的Vt将太高。
发明内容
在本发明的第一方面中，一种制造器件的方法包括掺杂低电压阈值区域和高电压阈值区域。该方法还包括在低电压阈值区域和高电压阈值区域上形成栅极结构，并且保护在低电压阈值区域上的栅极结构。在保持对低电压阈值区域上的栅极结构的保护的同时在高电压阈值区域上进行硅化工艺。
在本发明的另一个方面中，该方法包括提供具有低电压阈值区域和高电压阈值区域的衬底并且用掺杂剂掺杂低电压阈值区域和高电压阈值区域。在低电压阈值区域和高电压阈值区域上形成包括侧壁和盖层的栅极结构。进行氧化工艺以覆盖衬底的暴露区域。对高电压阈值区域的栅极结构的盖层进行蚀刻以暴露出高电压阈值区域的栅极结构。在保持对低电压阈值区域的栅极结构的保护的同时，在高电压阈值区域的暴露栅极结构上进行硅化工艺。
在本发明的另一个方面中，一种器件包括形成在低电压区域中的第一器件和形成在高电压阈值区域中的第二器件。第二器件的栅极材料的功函数接近Si的中间能隙，第一器件的栅极材料的功函数接近P+多晶硅的价带。
图1-7显示出根据本发明制造器件的各个步骤；图8显示出根据本发明制造出的高Vt和低VtpFET器件；并且图9显示出根据本发明制造出的高Vt和低VtnFET器件。
具体实施例方式
总体来说，本发明的实施方案包括具有用于高Vt(电压阈值)器件的中间能隙功函数材料和用于低Vt器件的多晶硅材料的CMOS电路。在本发明的方法和结构中，沟道Vt注入对于高Vt器件和低Vt器件而言可以是相同的。在实施方案中，可以不用高沟道掺杂实现高Vt。通过采用本发明的方法，可以实现这样一种最终结构，其中至少(i)可以通过低沟道掺杂改善电子的空穴迁移率；(ii)可以消除多晶耗尽(polydepletion)，这提高了器件性能；并且(iii)可以降低GIDL和结泄漏，这对于具有非常小的亚阈值泄漏和GIDL的高Vt器件而言是有利的。本领域普通技术人员了解，结泄漏对于满足总泄漏要求而言是重要的。
参照图1，该图显示出用于根据本发明的实施方案的起始结构的一个例子。在图1中，在衬底10上形成可选的氧化物BOX 12，并且在该可选的BOX12上形成SOI层14。在本发明的一个方面中，提供注入工艺以形成低Vt区域16。还图示了高Vt区域18。在这些实施方案中，可以在低Vt区域、高Vt区域或其组合上形成nFET器件和pFET器件中的任一个或两者。在FET例如低Vt区域16和高Vt区域18之间形成STI20区域，例如氧化物。
在图1的工艺步骤中，使用掺杂剂例如磷(P)、砷(As)、锑(Sb)等来制造pFET器件，并且例如采用硼(B)、铟(In)、氟化硼(BF2)等来制造nFET器件。在一种实施方式中，根据具体的用途，在一般能级和剂量下进行掺杂。用于As的典型掺杂剂能级范围例如从大约40Kev至100Kev，对于BF2而言为从大约10Kev至40Kev。用于B的能级例如可以从大约2Kev至10Kev。用于BF2或As的掺杂可以从大约1e12至5e12，所得到的浓度大约为1e17至1e18。
在图1中，采用传统公知的方法，在低Vt区域16上形成多晶硅栅极22，并且在高Vt区域18上形成多晶硅栅极24。在可以由相同材料形成的多晶硅栅极22和多晶硅栅极24的侧壁上形成氮化物隔离体26。另外，在各多晶硅栅极22和多晶硅栅极24上形成氮化物盖层28。在由多晶硅栅极22和多晶硅栅极24形成的沟道的侧面上通过传统方法在SOI中形成源极和漏极区域。
参照图2和3，通过对于本领域普通技术人员而言是公知的低温炉在图1的结构上沉积氧化层30。使氧化物层30平面化以形成图3的结构。平面化工艺例如可以为适用于图3所示结构的化学机械抛光(CMP)。进行CMP以使表面平坦化，并在多晶硅栅极22和24上方的氮化物层28上停止。
图4显示出涂覆在低Vt区域16上的光致抗蚀剂32。在该工艺步骤中，从高Vt区域18蚀刻掉光致抗蚀剂32。也将高Vt区域18上的氮化物盖层28蚀刻掉以暴露出多晶硅栅极24。
在图5中，从低Vt区域16蚀刻掉光致抗蚀剂，从而留下基本上完整的氮化物盖层28。在多晶硅栅极22上方的该氮化物盖层28在随后的硅化工艺期间保护多晶硅栅极22。
在图5的硅化工艺中，通过CVD或溅射来沉积金属，之后进行退火以使多晶硅栅极24完全硅化。作为更详细的说明，参照图5，将钴或镍金属沉积在栅极上至大约500的厚度。在本发明的工艺中也可以使用其它硅化物，例如在表1中所示的那些。在该非限定性的举例说明中，多晶硅栅极22大约为1000。将金属退火以形成整个硅化物栅极。对于nFET而言，在没有进行任何微调的情况下，采用镍作为一种优选的金属，高Vt器件将具有500mV的Vt。采用传统方法的低Vt器件将具有大约200mV的Vt，因此导致可接受的300mV差值。在pFET器件中，采用镍作为一种优选金属，在高Vt器件和低Vt器件之间的差值大约为700mV。
为了降低pFET器件中在高Vt器件和低Vt器件之间的阈值电压差，可以采用注入中间能隙功函数栅极材料，如图6所示。中间能隙功函数栅极材料的使用也可以用来例如微调nFET器件。这些中间能隙功函数栅极材料例如可以包括在下表中所示的材料。
表1
参照在图6中所示的可选步骤，也可以通过在高Vt器件中将硼或铝或其它中间能隙功函数栅极材料例如Sb或As注入到硅化物中来微调高Vt器件的功函数。通过这种方法，对于例如nFET器件可以将高Vt和低Vt之间的差异降低至大约100至200mV。
如图7所示，在图5(或图6)的栅极硅化工艺之后，对金属例如钴、镍等进行选择性蚀刻，以从低Vt器件的氮化物盖层28将这种材料蚀刻掉。选择性地蚀刻氮化物盖层28。采用一般的中线和后端CMOS工艺来制造CMOS电路。
图8和9分别显示出用于pFET器件和nFET器件的实施方案。参照图8，在同一电路中，显示了高VtpFET器件和低VtpFET器件作为一个示例性实施方案。在图8中所示的实施方案中，用于两种不同Vt器件的栅极材料的功函数是不同的，例如高Vt器件具有其功函数接近Si的中间能隙的栅极材料，例如硅化物，而低Vt器件具有其功函数接近价带的功函数的栅极材料，例如P+多晶硅。在图8的示例性实施例中，功函数差异为(φ2-φ1)，在沟道掺杂对于两个器件而言是相同的情况下它为两个器件的Vt差。表1显示了不同材料的功函数。
如上所述，也可以通过注入Al、B、Sb、As等来稍微调节硅化物的功函数。因此，可以用有助于控制GIDL的低沟道掺杂来实现高Vt。同时，对于低Vt器件而言，采用其功函数接近栅极的栅极材料，可以不进行任何计数掺杂来实现低Vt。
图9图示了具有高Vt和低Vt的nFET器件的实施方案。在图9的实施方案中，如果沟槽掺杂对于两个器件而言是相同的，则对于nFET器件而言，功函数差异为(φ2-φ1)，这是高Vt和低Vt的Vt差。
这样，根据本发明，低Vt器件和高Vt器件在制造的早期首先进行彼此类似的掺杂。然后，在保护低Vt器件的同时对高Vt器件进行硅化工艺。然后可以微调高Vt器件的Vt。这样，可以实现高Vt器件和低Vt器件之间的可接受的电压范围。这导致改善了电路性能。也就是说，沟道中的空穴和电子迁移率可以用低沟道掺杂予以改善，可以消除多晶耗尽，并且可以降低结泄漏。
虽然已经在示例性实施方案方面对本发明进行了说明，但是本领域普通技术人员将认识到在所附权利要求的精神和范围中可以用变型来实施本发明。
权利要求
1.一种制造器件的方法，该方法包括对形成在衬底中的低电压阈值区域和高电压阈值区域进行掺杂；在低电压阈值区域和高电压阈值区域上形成栅极结构；保护在低电压阈值区域上的栅极结构；并且在保持对低电压阈值区域上的栅极结构的保护的同时在高电压阈值区域上进行硅化工艺。
2.如权利要求1所述的方法，还包括在进行硅化工艺之前从高电压阈值区域的栅极结构剥去氮化物盖层。
3.如权利要求1所述的方法，还包括在包括低电压阈值区域和高电压阈值区域的栅极结构的衬底上沉积氧化层。
4.如权利要求3所述的方法，还包括使至少在低电压阈值区域和高电压阈值区域的栅极结构上的氧化层平面化。
5.如权利要求4所述的方法，其中，所述平面化在位于低电压阈值区域和高电压阈值区域的栅极结构上方的氮化物盖层上停止。
6.如权利要求1所述的方法，其中所述保护步骤包括使低电压阈值区域上的光致抗蚀剂形成图案，并且该形成图案的步骤包括将形成在高电压阈值区域的栅极结构上的盖层蚀刻掉以暴露出高电压阈值区域的栅极结构。
7.如权利要求6所述的方法，还包括蚀刻低电压阈值区域上的光致抗蚀剂，留下基本上完整的氮化物盖层，以在硅化工艺期间保护低压阈值区域的栅极结构。
8.如权利要求1所述的方法，其中所述硅化工艺包括在高电压阈值区域的栅极结构上沉积金属，并且对该金属进行退火。
9.如权利要求8所述的方法，其中，通过CVD或溅射来沉积金属，然后进行退火以使高电压阈值区域的栅极结构完全硅化。
10.如权利要求9所述的方法，其中所述金属为沉积至大约500的厚度的钴或镍，并在大约400℃下退火大约3分钟。
11.如权利要求1所述的方法，还包括通过注入中间能隙功函数栅极材料来微调高阈值区域的电压阈值。
12.一种制造器件的方法，该方法包括提供具有低电压阈值区域和高电压阈值区域的衬底；用掺杂剂掺杂低电压阈值区域和高电压阈值区域；在低电压阈值区域和高电压阈值区域上形成包括侧壁和盖层的栅极结构；进行氧化工艺以覆盖衬底的暴露区域；蚀刻高电压阈值区域的栅极结构的盖层以暴露出高电压阈值区域的栅极结构；并且在保持对低电压阈值区域的栅极结构的保护的同时使高电压阈值区域的栅极结构硅化。
13.如权利要求12所述的方法，其中保护低电压阈值区域的栅极结构的步骤包括使包括位于低电压阈值区域上的氧化物层的低电压阈值区域的栅极结构上的光致抗蚀剂形成图案。
14.如权利要求12所述的方法，其中高电压阈值区域和低电压阈值区域包括nFET器件或pFET器件。
15.如权利要求14所述的方法，其中用于pFET器件的掺杂为P、As和Sb中的一种，并且用于nFET器件的掺杂为B、In和BF2中的一种。
16.如权利要求12所述的方法，其中所述硅化步骤包括将金属沉积在高电压阈值区域的栅极结构上；并且对金属进行退火。
17.如权利要求16所述的方法，其中所述金属为通过CVD或溅射沉积的钴或镍。
18.如权利要求12所述的方法，还包括通过注入中间能隙功函数栅极材料来微调高阈值区域的电压阈值。
19.一种器件，该器件包括形成在低电压阈值区域中的第一器件；以及形成在高电压阈值区域中的第二器件，其中所述第二器件具有其功函数接近Si的中间能隙的栅极材料，并且第一器件具有其功函数接近P+多晶硅的价带的栅极材料。
20.如权利要求19所述的器件，其中所述第一器件和第二器件的功函数差值为φ2-φ1，它为第一器件和第二器件在沟道掺杂相同时的Vt差值。
全文摘要
本申请涉及半导体器件及其制造方法。该方法包括对高电压阈值区域和低电压阈值区域进行掺杂。该方法还包括在低电压阈值区域和高电压阈值区域上形成栅极结构并且保护在低电压阈值区域上的栅极结构。在保持对低电压阈值区域上的栅极结构的保护的同时在高电压阈值区域上进行硅化工艺。
文档编号H01L27/082GK1893027SQ20061007730
公开日2007年1月10日 申请日期2006年4月26日 优先权日2005年7月6日
发明者陈向东, 拉杰什·伦加拉詹 申请人:国际商业机器公司