半导体装置、cmos装置及p型半导体装置的制作方法

专利名称：半导体装置、cmos装置及p型半导体装置的制作方法
技术领域：
本发明系有关于半导体制造，并且特别有关于一种具有金属-半导体及源极/漏极接触的互补型金属氧化物半导体导体(complimentary metal oxidesemiconductor；CMOS)装置的制造方法。
背景技术：
现今装置所普遍使用的电性接触(contact)是金属-半导体接触。根据材料而定，接触可能为欧姆型(ohmic)或整流型(rectifying)。欧姆型接触不论所流通的电流方向为何，皆具有低电阻。整流型接触，其行为与二极管相同，这是由于其在某一方向能够让电流自由流通，然而却在另一方向具有会阻挡电流的势垒。这个势垒，即所谓的肖特基(Schottky)势垒，是电子从金属穿越至半导体所需要的电势能，并且是决定金属-半导体接触电性的一项重要参数。
近来，先进半导体装置使用金属-半导体接触，即肖特基接触，来作为CMOS的源极和/或漏极。这种具有肖特基源极/漏极的CMOS，对于45纳米以下的装置微缩目标拥有众多利益。此源极/漏极的金属/硅化物具有低电阻值，并且在原子尺寸级上不连续。这使得其相对于传统杂质掺杂的源极/漏极技术而言，能够具有较高的装置速率以及尺寸可加以微缩等优点。此种金属硅化物源极/漏极对沟道而言会形成肖特基势垒，因而能使得击穿漏电流降低。肖特基源极/漏极技术降低了沟道区所需的掺杂量，因而使沟道产生较高的迁移率(Mobility)。此外，肖特基源极/漏极工艺可能包含当今最优良的CMOS技术，包括单芯片系统(SOI)上的CMOS、应变硅(strained Si)技术、金属栅极以及高介电质栅极，硅锗张力技术，以及其余更多的半导体制造技术。
虽然肖特基源极/漏极拥有显而易见的优点，将肖特基源极/漏极技术整合至现今的制造方法仍面临众多挑战。举例而言，源极处的高肖特基势垒会大幅降低肖特基CMOS的驱动电流。为了解决这个问题，源极接触的肖特基势垒低于0.2eV是有必要的。许多新的源极/漏极材料，比方是制造NMOS的ErSi2或制造PMOS的PtSi，已经被加以研究。然而，这些材料并非时时都能成功地整合。新材料导致现有制造步骤必须再度最佳化，这些工艺步骤譬如是金属沉积、硅化(Silicidation)、以及蚀刻等等于肖特基源极/漏极方法前所实行的步骤。
鉴于这些以及其余问题，有必要改善肖特基源极/漏极的制造方法。金属-半导体的电性必须加以控制，但是新方法不应当额外地引起其它制造方法所出现的问题。可进行的方向是利用现有的材料来开发新的肖特基源极/漏极方法，以尽量减少那些会妨碍传统方法的整合问题。

发明内容
通过本发明的优选实施例，其中肖特基源极/漏极使用混合衬底(hybridsubstrate)以降低NMOS及PMOS的肖特基势垒，能够广泛地解决上述及其余问题，并且达到技术性的优点。
本发明的优选实施例中提供半导体装置。该半导体装置包括衬底，该衬底具有第一区域及第二区域，该第一区域具有第一晶向，该第一晶向利用一组密勒指数(Miller indices){i，j，k}来加以表示，该第二区域具有第二晶向，该第二晶向利用一组密勒指数{l，m，n}来加以表示。在本发明的优选实施例中，l2+m2+n2＞i2+j2+k2。替代实施例还包括NMOS场效应晶体管形成于该第一区域上，以及第二PMOS场效应晶体管形成于该第二区域上。实施例还包括与NMOS场效应晶体管或PMOS场效应晶体管共同形成的肖特基接触。
根据所述的半导体装置，其中该第一晶向包含由{100}及{110}组成的晶向。
根据所述的半导体装置，其中l2+m2+n2≥2。
根据所述的半导体装置，其中该似肖特基接触包括MOS场效应晶体管源极/漏极。
根据所述的半导体装置，其中该似肖特基接触包括材料，其选自退火金属、退火金属硅化物、N型掺质、P型掺质，以及以上材料的组合。
根据所述的半导体装置，其中该似肖特基接触包括材料，其选自Mo、Ru、Ti、Ta、W、Hf、Er、Co、Ni、Pt、以上材料的硅化物，以及以上材料的组合。
根据所述的半导体装置，其中该似肖特基接触的厚度小于500埃。
根据所述的半导体装置，其中该衬底包括掩埋介电质层，其中该掩埋介电质层的厚度介于10埃至200埃之间。
替代实施例还包括互补型金属氧化物半导体装置(CMOS)装置。该CMOS装置包括衬底，该衬底具有第一区域及第二区域，该第一区域具有第一晶向，该第二区域系具有第二晶向，该第一晶向与第二晶向不相同。替代实施例还包括NMOS场效应晶体管形成于该第一区域上，该NMOS场效应晶体管包括NMOS源极，NMOS漏极，以及肖特基接触，该肖特基接触与该NMOS源极与NMOS漏极至少当中之一共同形成；以及PMOS场效应晶体管形成于该第二区域上，该PMOS场效应晶体管包括PMOS源极，PMOS漏极，以及肖特基接触，该肖特基接触与该PMOS源极与PMOS漏极至少当中之一共同形成。
根据所述的CMOS装置，其中该第一晶向包含由{100}及{110}组成的晶向。
根据所述的CMOS装置，其中该第一晶向利用一组密勒指数{i，j，k}来表示，其中该第二晶向利用一组密勒指数{l，m，n}来表示，以及其中l2+m2+n2＞i2+j2+k2。
根据所述的CMOS装置，其中l2+m2+n2≥2。
根据所述的CMOS装置，其中该似肖特基接触包括材料，其选自退火金属、退火金属硅化物、N型掺质、P型掺质，以及以上材料的组合。
根据所述的CMOS装置，其中该似肖特基接触的厚度小于500埃。
根据所述的CMOS装置，其中该衬底包括掩埋介电质层，其中该掩埋介电质层的厚度介于10埃至200埃之间。
更多其它的实施例包括P型半导体装置。实施例包括衬底，PMOS源极于该衬底上，以及PMOS漏极于该衬底上。优选的情况为，该PMOS源极与该PMOS漏极至少当中之一包括肖特基接触，其中该PMOS源极与该PMOS漏极在两者之间定义出沟道。优选的情况为该沟道的晶向利用一组密勒指数{i，j，k}来表示，其中i2+j2+k2＞1(或l2+m2+n2≥2)。
本发明的半导体装置可以在栅极的侧壁上形成间隙层，这种间隙层对源极与漏极区域的掺杂过程有帮助。间隙层能防范源极和漏极区域上的导电硅化物材料与栅极间形成电性接触，这种电性接触会避免源极和漏极区域与栅极之间发生短路现象。


图1A至1H是本发明所提供的于具有多晶向的混合衬底上制造CMOS的剖面图的实施例；图2是显示CMOS布局的剖面图的实施例；图3是显示本发明所提供的SOI芯片的部分剖面图的实施例，该SOI芯片具有平面晶体管与多栅晶体管；图4是显示本发明所提供的UTB、平面晶体管与一多栅晶体管的平面图的实施例；图5是显示本发明所提供的两个多栅晶体管的平面图的实施例；以及图6是显示本发明所提供的两个多栅晶体管的平面图的实施例，所述多栅晶体管与肖特基源极/漏极CMOS混合衬底共同形成。
其中，附图标记说明如下202 硅衬底 204掩埋介电质层206 SOI硅衬底 208硬屏蔽层210 光阻212开口214 隔离用绝缘材料 216第二光阻层218 开口250CMOS装置251 PMOS场效应晶体管252 PMOS场效应晶体管混合衬底253 NMOS场效应晶体管256 NMOS场效应晶体管混合衬底258 浅沟槽隔离区259 栅极介电质层261 栅极263 源极
266漏极 266 源极272漏极 275 PMOS沟道278NMOS场效应晶体管沟道320多栅晶体管/N型鳍式场效应晶体管332第二有源区域 324 第二栅介电质326第二栅极 328 漏极330平面晶体管/P型TBSOIFET331第一有源区域 332 第二有源区域334第一栅介电质 336 第一栅极337源极 338 漏极340SOI衬底结构 342 衬底344绝缘层364 半导体层420P型FinFET 426 栅极427源极 428 漏极430鳍状物的端点 lg 栅极长度hf鳍状物高度t1、t2第一厚度、第二厚度wf鳍状物宽度具体实施方式
本发明优选实施例的制造和使用于以下讨论。然而，应当理解的是，本发明所提供的众多可应用的创造性观念，可使用广泛的各种特定文句加以具体化。在此所讨论的特定实施例仅用来说明本发明的制造和使用的特定方式，而不限制本发明的范围。
当金属接触半导体时，金属-半导体界面处会建立出势垒。此势垒(或势垒高度)与金属和半导体功函数的差异、界面状态密度(state density)以及半导体的掺杂能级(doping level)有关。当状态密度不存在时，势垒高度主要由金属和半导体功函数的差异来决定。如果金属的表面状态密度很大时，势垒高度则由半导体表面来决定，而与金属的功函数无关。而如果半导体表面的表面状态密度很大时，则费米能级(Fermi level)会被这些表面状态固定住，而势垒高度就介于这些极限之间。优选上，电子或空穴的势垒高度约不高于0.4eV。
表面状态密度与表面晶向密切相关。在硅材料内，{100}晶向的表面状态密度约较{111}晶向的状态密度小了约1个数量级(即约小了10倍)。影响表面状态密度的已知因素当中之一是硅表面上单位面积内的键结数量。
本发明将利用特定的文句并针对优选实施例来加以描述，即混合衬底上CMOS的制作，其中该衬底的晶向的决定考虑到NMOS与PMOS两者能具有低的肖特基势垒。为了方便起见，包括互相接合的金属及半导体的结构，即使在本领域内普遍被称为肖特基二极管或肖特基势垒接触，在此称为肖特基接触。而在此所谓的肖特基势垒意指金属/半导体接触。
普遍而言，于ULSI电路内，主要的构成区块是CMOS逻辑栅，该CMOS逻辑栅包括至少一N型场效应晶体管或至少一P型场效应晶体管。绝缘体上硅(silicon-on-insulator)的衬底可用来制造CMOS逻辑栅，当中的P型场效应晶体管与N型场效应晶体管中具有不同晶向，用以提供最佳空穴与电子迁移率。装置可为平面结构或多栅结构，譬如是三栅结构(trigate)或是鳍式场效应晶体管(FinFET)。优选实施例的优点之一在于当载流子迁移率增加时，逻辑栅的实际面积(real estate)会减少。因此，通过最佳化晶向以改善载流子迁移率，可大幅节省整个半导体芯片的实际面积。此外，制造成本也能有效降低。优选实施例的另一优点在于浮体效应(floating body effect)可缓和下来。
现参考图1A至1H，其说明本发明优选实施例的循序制造步骤。图1A至1H显示标准绝缘体上硅结构的剖面图，该SOI根据以下所述的传统技术来与硅衬底相结合。该SOI结构包括硅材料层，其厚度约介于2至200纳米之间，优选上约为40纳米。依据本发明所提供的优选实施例，图1A包括硅衬底202，其具有经过选择的第一表面晶向与掺杂能级。位于该衬底上方的是掩埋介电质(氧化物)层BOX 204。BOX 204的厚度可约为10至200纳米，优选上为50纳米。位于BOX 204上方的是SOI硅衬底206，其具有经过选择的第二表面晶向与掺杂能级。最后，位于SOI硅衬底206上方的是氮化物构成的硬屏蔽层208。未以图例显示的替代实施例的替代性实施例包括由锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、砷化铝镓(GaAlAs)、磷化铟(InP)、氮化镓(GaN)、硅锗(SiGe)以及SiGe等渐变缓冲(grader buffer)材料所构成的块状衬底。混合衬底可有一部分区域具有如{100}及{110}的晶向。另外，BOX 204除了包括氧化物外，可包括介电质层，譬如是氮化硅(Silicon Nitride)。
接下来，于图1B中，光阻210被涂覆、制作图案以及显影。开口212制造成穿越应屏蔽层208及第二硅衬底层206，而变成第1C图所显示的开口212。开口212继而被填满适宜的隔离用绝缘材料214，如二氧化硅，用以与有源区域作电性隔离，以借此避免接触短路，如图1D所示。
接下来，于图1E中，第二光阻层216被涂覆。该第二光阻层216被制作图案以及蚀刻，而成为图1F，并且开口218制造成穿越隔离用绝缘材料214中所选择的部分区域。隔离用绝缘层材料214当中部分于图2f所示步骤实行后留存下来，以用作浅沟槽隔离区(shallow trench isolation；STI)，即最终组件中的区域220。
接下来，于图1G中，由硅构成的磊晶层222成长于硅衬底202上。磊晶层222的晶向与硅衬底202的晶向相同。接下来，图1H所示的多层结构进行平坦化(planarized)工艺，借此以形成具有多晶向而适合用于制造装置的衬底。
在形容种种不同的实施例时，使用晶体学领域的惯用术语与命名是有帮助的。举例而言，为人熟知的密勒指数在此用来描述晶面及晶向。由于此处所揭示的优选实施例包含硅材料，本领域普通技术人员明了密勒指数指的是面心立方晶体结构。继续使用晶体学领域的命名，[xyz]与(xyz)分别描述特定方向与平面，<xyz>与{xyz}则分别描述一种或一组方向与平面。举例而言，[-1，0，1]、
、
以及[1，0，1]属<110>方向组合中的特定方向。本领域普通技术人员亦能明了，通过参考特定的密勒指数来描述实施例有时是有帮助的。然而，除非文句能明白指出，参考特定方向和平面仅仅是为了方便与清晰的目的而已。当参考其余相似类型的晶向或方向也是同样适用时，实施例不限制至单一晶向或单一方向。
参考图2，图中显示本发明所提供CMOS装置的优选实施例。该CMOS装置包括PMOS场效应晶体管251于PMOS场效应晶体管混合衬底252上，以及NMOS场效应晶体管253于NMOS场效应晶体管混合衬底256上。不同混合衬底彼此隔离，譬如是利用浅沟槽隔离区(STI)258。CMOS装置250内包含栅极介电质层259与栅极261。
适合作为栅极介电质259的材料包含多晶硅或完全硅化镍多晶硅、金属氧化物，譬如为Al2O3、ZrO2、HfO2、Y2O3、La2O3、TiO2、Ta2O5；或是硅酸盐类(silicates)，譬如为ZrSiO4、ZrSiN、HfSiO4、HfSiON、HfSiN；或是氧化物，譬如为二氧化硅(SiO2)及氮氧化硅(silicon oxynitride)。
适合作为栅极261的材料包含金属栅，其包括Mo、Ru、Ti、Ta、W或Hf；氮化金属堆叠栅；金属氧化物栅，譬如为RuO2或IrO2；金属氮化物栅，譬如为MoN，WN、TiN、TaN、TaAIN、TASiN；多晶硅；或多晶SiGe栅。替代实施例亦包括硅化物栅，譬如为CoSi2或NiSi。
接着参考图2，于优选实施例中，PMOS场效应晶体管251包含源极263及漏极266，其中源极263及漏极266包括肖特基接触。同样地，NMOS场效应晶体管253包含源极269及漏极272，其中源极269及漏极272包括肖特基接触。在替代实施例中，未以图标显示，仅有PMOS场效应晶体管或仅有NMOS场效应晶体管包含肖特基接触。在另外的替代实施例中，未以图标显示，仅有源极或仅有漏极包含肖特基势垒。为了方便起见，肖特基源极/漏极用来称呼包含肖特基接触的漏极，或是包含肖特基接触的源极，或是两者的组合。
优选的情况是，PMOS场效应晶体管混合衬底252具有{110}晶向而NMOS场效应晶体管混合衬底256具有{100}晶向。于{110}晶向的硅衬底上形成肖特基源极/漏极PMOS场效应晶体管是优选的，这是因为这个晶向能使空穴的肖特基势垒高度降至最低。同样地，于{100}晶向的硅衬底上形成肖特基源极/漏极NMOS场效应晶体管是优选的，这是因为这种晶向能使电子的肖特基势垒高度降至最低。此源极/漏极通过沉积金属或金属硅化物而形成，优选的情况是使用单一金属以降低N型或P型装置的势垒高度。
与该衬底共同形成的肖特基接触可包括耐火金属硅化物，譬如为ErSi、CoSi、NiSi、TiSi、Wsi；耐火金属，譬如为Mo、Ru、Ti、Ta、W、Hf；N型掺质(如Li、Sb、P、As)，P型掺质(如B、Al、Ga、In)，或是两者的组合。当这些材料用作肖特基接触(或是似肖特基接触)时，优选的情况是，这些材料的功函数高于约4eV，并且具有高度低于0.4eV的肖特基势垒。肖特基接触的厚度优选是低于约500埃(Angstroms)。
在考虑上述能影响界面状态的界面参数后，本发明的替代实施例包括NMOS场效应晶体管，其形成于衬底上，该衬底的的晶向利用一组密勒指数{i，j，k}来表示，以及PMOS场效应晶体管，其形成于衬底上，该衬底的的晶向利用一组密勒指数{l，m，n}来表示，其中l2+m2+n2＞i2+j2+k2。如之前所注意，特佳实施例包括NMOS场效应晶体管形成于{110}衬底上，以及PMOS场效应晶体管形成于{100}衬底上。替代的实施例包括NMOS场效应晶体管形成于{110}或{100}衬底上以及PMOS场效应晶体管形成于{111}、{211}、或{311}衬底上。
继续参照图2，于本发明的更多其余替代实施例中，PMOS场效应晶体管沟道275以及NMOS场效应晶体管沟道278朝向挑选后的晶向。在传统CMOS技术中，装置通常形成于具有单一晶向的特定半导体衬底上。然而，在硅中，电子于{100}方向的平面组上拥有最大的迁移率，而空穴于{110}方向的平面组上拥有最大的迁移率。普遍而言，P型场效应晶体管或N型场效应晶体管以这种最佳晶向来制造，然而N型场效应晶体管以低于最佳迁移率的迁移率来运作，这是由于其以相同的晶向来制造。Kinugawa所提出的美国专利案号4,857,986，在此纳入参考文件，当中描述晶向对于载流子迁移率的几种效应。研究者已经知悉当中问题所在，并也已开发于多晶向的混合衬底上制造CMOS装置的技术。举例而言，由Yoshikawa等人所提出的美国专利案号5,384,473，在此亦纳入参考文件，描述利用晶圆结合与选择性磊晶技术来于(110)表面上制造P型场效应晶体管的方法，以及于(100)表面上制造N型场效应晶体管的方法。
鉴于以上考虑，PMOS场效应晶体管251以及NMOS场效应晶体管253优选的情况是形成于混合衬底上，而个别载流子浓度在衬底的晶向上具有最大值。因为这样能够使载流子迁移率达到最大而使肖特基势垒高度达到最小，因此这是一种特别良好的结构(如以上实施例所描述者)。再度依据优选实施例，NMOS场效应晶体管沟道278的晶向是沿<100>方向，对{100}晶向而言，电子迁移率在此方向具有最大值。
在次佳实施例(未以图例显示)中，PMOS场效应晶体管275沿<110>方向，对{110}晶向而言，空穴迁移率在此方向具有最大值。{110}<110>的结构为次佳的原因是考虑到对称性的原因，当中牵涉到{110}晶向的衬底。在此晶向上，仅有两个<110>方向与衬底面相平行。因此，这种{110}<110>结构导致混合衬底制造中，PMOS场效应晶体管的组件布局选择性降低。PMOS场效应晶体管251的优选布局显示于图2中。
如图2所示，PMO场效应晶体管沟道275沿晶向<111>对准。虽然在此{110}<111>衬底/沟道结构中，空穴迁移率仅有其最大值的约70％，于{110}平面内，相较于<110>有两个方向，<111>有四个方向。因此，仅降低30％迁移率，就换来能使PMOS场效应晶体管的布局选择性变成双倍的利益。因此，在经过这些考虑以及上述对于肖特基势垒高度的考虑下，PMOS场效应晶体管251的优选布局显示于图2中。
除了上述实施例，本发明的替代实施例提供先进平面装置以及先进多栅装置的制造方法。此种替代实施例当中之一显示于图3中。
图3是结合本发明第一实施例的半导体装置的透视图。在图3中，平面晶体管330，譬如是超薄体绝缘体上硅场效应晶体管(UTBSOIFET)，以及多栅晶体管320，譬如是鳍式场效应晶体管(FinFET)，如图所示，形成于绝缘体上硅(SOI)衬底结构340上。该SOI衬底结构340包括衬底342，绝缘层344，以及半导体层364。该平面晶体管330具有第一有源区域331，其大体上为薄的平坦形状。该多栅晶体管320具有第二有源区域322，其大体上为高的鳍状。该第一及第二有源区域331及332自该SOI衬底结构340的同一半导体层形成。第一有源区域331具有第一厚度t1。第二有源区域322具有第二厚度t2。第二厚度t2大于第一厚度t1。
第一厚度t1优选上小于约400埃(angstroms)，并且小于约200埃更佳。第一厚度t1可约为平面晶体管300的栅极长度lg的一半，并且小于三分之一的栅极厚度lg更佳。举例而言，如果平面晶体管300的栅极长度lg为300埃(30纳米)，则第一厚度t1可小于150埃，而小于100埃更佳。当第一厚度t1较栅极长度lg的一半或三分之一还小时，平面晶体管330可被视为是超薄体(ultra-thin body；UTB)晶体管。第一栅极336位于第一栅介电质334的上方。平面晶体管330的源极和漏极区域337、338形成于第一有源区域331内而与第一栅极336的另一面邻接。
仍参考图3，第二有源区域322的鳍状结构的第二厚度t2(即hf)优选上系大于约100埃，并且举例而言，大于400埃还佳。鳍状结构的宽度wf优选上系大于约500埃。第二栅介电质324系位于第二有源区域322内沟道区域的上方。第二栅介电质324至少将鳍状物的第二沟道区域部分围绕。第二栅极326系位于第二栅介电质324的上方。第二栅介电质324将第二栅极326与第二有源区域322电性隔离开来。图3所示的多栅晶体管320三栅晶体管，因为第二栅极326沿着鳍状物的第二沟道区域的三边延伸(沿着鳍状物两侧壁的至少一部分以及沿鳍状物的上表面)。多栅晶体管320的源极与漏极区域327与328形成于第二有源区域322内，而与第二栅极326的另一面邻接。由于自源极327通往漏极328的驱动电流当中的绝大部分是在侧壁表面流动，多栅晶体管320具有一个高的鳍状物往往是有利的(举例而言，可参见上述的尺寸)。
尽管图中并未显示，然而图3中的平面晶体管330和/或多栅晶体管320亦可能具有间隙层(spacers)形成于栅极326及336的侧壁上。这种间隙层举例而言，可能于源极与漏极区域的掺杂过程中有所帮助。此外，平面晶体管330和/或多栅晶体管320的实施例可能具有抬升的源极和漏极区域，即提高的源极和漏极区域(未以图例显示)。源极和漏极区域亦可能利用硅化物之类的导电材料来包围。在此种情况中，间隙层能防范源极和漏极区域上的导电硅化物材料与栅极间形成电性接触，这种电性接触会导致源极和漏极区域与栅极之间发生不希望发生的短路现象。
图4是图3所示装置的平面图，但是依据本发明的优选实施例，而具有N型鳍式场效应晶体管(N型FinFET)320与P型超薄体绝缘体上硅场效应晶体管(P型TBSOIFET)330。于图4中，两个装置皆位于{110}的SOI非混合衬底上。鳍状物硅沿<110>方向对准，亦即，源极327往漏极328的方向是<110>，以及鳍状物的侧壁表面朝向{110}。依据本发明的优选实施例(参见图2的NMOS场效应晶体管253)，在给定布局下，鳍状物的两个侧壁形成{100}的肖特基源极/漏极硅化物。同样地，P型UTBSOIFET 330位于{110}衬底上，该衬底具有<111>方向的沟道。根据以上所讨论，在布局弹性非主要因素的实施例中，P型UTBSOIFET的沟道方向是<110>，这个方向拥有最大的空穴迁移率。
图5是本发明所提供N型FinFET 320与P型FinFET 420的平面图的实施例。如图4所示，两装置皆位于{110}的SOI非混合衬底上，亦即，源极327往漏极328的方向是<110>，以及鳍状物的侧壁表面朝向{110}。在此实施例中，P型FinFET 420相对于N型FinFET 320旋转了约55°。因此，P型FinFET 420的鳍状物沿<211>方向对准，亦即源极427往漏极428的方向是<211>，以及鳍状物的侧壁表面朝向{111}。此外，P型FinFET 420鳍状物的端点430势必形成{211}肖特基源极/漏极界面。回溯先前的讨论，{211}界面较{111}界面拥有较低的肖特基势垒高度。因此，本实施例由于具有超凡的肖特基源极/漏极结构，因而能够改善装置的性能表现。
图4和图5所显示的实施例是次佳的原因在于其并未对珍贵的芯片实际面积作有效率的应用。因此，在图6所示的优选实施例中，图5的P型FinFET420及N型FinFET 320分别形成于{211}及{100}晶向的混合SOI衬底上。在此结构中，N型FinFET 320内面向{100}的金属硅化物以及P型FinFET 420内面向{110}的肖特基源极/漏极势垒能够降低。
尽管本发明与其优点已详加描述，对本领域的普通技术人员将能轻易了解晶向以及方向可以变改并仍属于本发明的范围内。举例而言，以上所述关于CMOS制造的许多特征与功能能与其余提升迁移率方法相结合。
在本发明实施例的以上讨论中，许多附图标记使用在肖特基接触、接触以及二极管中。虽然理想的肖特基接触是陡峭的，本发明仍特别预先考虑到硅衬底与肖特基势垒金属之间可以插入中间层。本领域的普通技术人员能明了这样的肖特基接触被称作“似肖特基”。因而，本发明特别预料到似肖特基接触以及其它等价接触在实现本发明时是有用的。此外，该中间层可能包含具有导体、半导体、和/或类似绝缘的特性。在优选实施例中，此中间层包括硅化物。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1.一种半导体装置，包括衬底，具有第一区域及第二区域，该第一区域具有利用一组密勒指数{i，j，k}来表示的第一晶向，该第二区域系具有利用一组密勒指数{l，m，n}来表示的第二晶向，其中l2+m2+n2＞i2+j2+k2；NMOS场效应晶体管形成于该第一区域上，以及一第二PMOS场效应晶体管形成于该第二区域上；以及似肖特基接触与该衬底一同形成。
2.如权利要求1所述的半导体装置，其中该第一晶向包含由{100}及{110}组成的晶向。
3.如权利要求1所述的半导体装置，其中l2+m2+n2≥2。
4.如权利要求1所述的半导体装置，其中该似肖特基接触包括MOS场效应晶体管源极/漏极。
5.如权利要求1所述的半导体装置，其中该似肖特基接触包括材料，其选自退火金属、退火金属硅化物、N型掺质、P型掺质，以及以上材料的组合。
6.如权利要求1所述的半导体装置，其中该似肖特基接触包括材料，其选自Mo、Ru、Ti、Ta、W、Hf、Er、Co、Ni、Pt、以上材料的硅化物，以及以上材料的组合。
7.如权利要求1所述的半导体装置，其中该似肖特基接触的厚度小于500埃。
8.如权利要求1所述的半导体装置，其中该衬底包括掩埋介电质层，其中该掩埋介电质层的厚度介于10埃至200埃之间。
9.一种CMOS装置，包括衬底，具有第一区域及第二区域，该第一区域具有第一晶向，该第二区域系具有第二晶向，其中该第一晶向与第二晶向不相同；NMOS场效应晶体管形成于该第一区域上，包括NMOS源极以及NMOS漏极，其中该NMOS源极与NMOS漏极至少当中之一包括似肖特基接触；以及PMOS场效应晶体管形成于该第二区域上，包括PMOS源极以及PMOS漏极，其中该PMOS源极与PMOS漏极至少当中之一系包括似肖特基接触。
10.如权利要求9所述的CMOS装置，其中该第一晶向包含由{100}及{110}组成的晶向。
11.如权利要求9所述的CMOS装置，其中该第一晶向利用一组密勒指数{i，j，k}来表示，其中该第二晶向利用一组密勒指数{l，m，n}来表示，以及其中l2+m2+n2＞i2+j2+k2。
12.如权利要求11所述的CMOS装置，其中l2+m2+n2≥2。
13.如权利要求9所述的CMOS装置，其中该似肖特基接触包括材料，其选自退火金属、退火金属硅化物、N型掺质、P型掺质，以及以上材料的组合。
14.如权利要求9所述的CMOS装置，其中该似肖特基接触的厚度小于500埃。
15.如权利要求1所述的CMOS装置，其中该衬底包括掩埋介电质层，其中该掩埋介电质层的厚度介于10埃至200埃之间。
全文摘要
本发明提供一半导体装置，包括衬底，该衬底具有第一区域及第二区域，该第一区域具有利用一组利用密勒指数{i，j，k}来表示的第一晶向，该第二区域系具有利用一组密勒指数{l，m，n}来表示的第二晶向，其中l
文档编号H01L27/092GK1929139SQ20061012573
公开日2007年3月14日 申请日期2006年8月29日 优先权日2005年9月6日
发明者葛崇祜, 柯志欣, 陈宏玮, 李文钦, 季明华 申请人:台湾积体电路制造股份有限公司