专利名称：抗esd的集成soi ligbt器件单元的制作方法
技术领域：
本实用新型涉及一种集成抗ESD(静电损伤)二极管的SOI(绝缘层上半导体)LIGBT(横向绝缘栅双极晶体管)器件单元。
背景技术：
SOI LIGBT器件由于其较小的体积、重量，较高的工作温度和较强的抗辐照能力，较低的成本和较高的可靠性，作为无触点功率电子开关或功率驱动器在智能电力电子、高温环境电力电子、空间电力电子和交通工具电力电子等技术中具有广泛应用。常规SOI LIGBT是在SOI衬底的n-漂移区上形成场氧化层；在近阴极区端采用双离子注入多晶硅自对准掺杂技术形成短沟道nMOSFET及多晶硅栅场板，附加p+离子注入掺杂实现p-well接触；由多晶硅栅引出栅极金属引线，n+p+区引出阴极金属引线；在近阳极端通过磷离子注入掺杂形成n型缓冲区，在该掺杂区进行浅p型杂质注入形成阳极区，并引出阳极金属引线与阳极金属场板。该SOI LIGBT器件没有集成抗ESD机构与功能，由于其固有的MOS结构，在封装、运输、装配及使用过程中容易引起千伏以上的高压静电。如果没有稳压二极管钳位保护，由于栅氧化层很薄而易被这种高压静电击穿造成器件永久失效。这种由于高压静电引起栅击穿所造成的器件永久失效称为静电损伤(ESD)。目前，商业化的SOI LIGBT器件在使用中需要外接分立稳压二极管加以保护，增加了体积、重量和成本，并且降低了可靠性。
发明内容
本实用新型的目的在于针对现有技术的不足，提供一种具有自我抗ESD保护功能的SOI LIGBT器件单元的结构，从而显著改善SOI LIGBT器件自我抗ESD保护性能。
本实用新型包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。
隐埋氧化层将衬底和漂移区完全隔离。在漂移区的一侧的阱区中以阱接触区居中，紧邻阴极区的对侧间隔设置抗ESD二极管阴极区。在漂移区的另一侧的缓冲区中阳极接触区下方紧邻设置阳极区。在阳极区中央设置上下贯穿该阳极区的阳极短路点区。在阴极区和漂移区之间的阱区上部设置栅氧化层并覆盖阴极区和漂移区的边缘。在阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、阳极接触区和阳极短路点区以外区域设置场氧化层并覆盖各区边缘。在栅氧化层极与其相连的场氧化层的近邻部分设置多晶硅栅极，采用氧化层覆盖实现各区表面隔离并分别在阴极区、抗ESD二极管阴极区、多晶硅区和阳极接触区与阳极短路点区上表面设置接触孔。在接触孔和部分场氧化层上设置金属电极和互连线。
本实用新型由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOILIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。
图1为本实用新型的单元结构截面示意图；图2为本实用新型的单元结构版图示意图。
具体实施方式
如图1和图2所示，该SOI LIGBT器件单元包括半导体基片，隐埋氧化层2将半导体基片分为上下两部分，下部为衬底1，上部为顶层半导体3。在顶层半导体3的一侧设置成一个异型掺杂半导体区4，作为MOSFET的体区和抗ESD二极管阳极区，另一侧设置成一个同型较重掺杂的半导体缓冲区9。
在异型掺杂半导体区4的中央设置成同型阱接触区5，一侧设置成一个异型重掺杂区6作为阴极，另一侧离开一定距离设置成一个异型掺杂区7作为抗ESD二极管阴极区。其中在异型重掺杂区6和顶层半导体3之间的异型掺杂半导体区4部分上部设置成氧化层8并覆盖异型重掺杂区6和顶层半导体3的边缘作为栅氧化层。
在半导体缓冲区9之中设置成一个异型掺杂的半导体区10作为阳极区，在异型掺杂的半导体区10之中进行重掺杂形成该区的接触区11，在该接触区11的中央设置成一个穿透该接触区11和阳极区10的异型重掺杂半导体区12作为阳极短路点。
在接触区5、异型重掺杂区6、异型掺杂区7、氧化层8、接触区11和异型重掺杂半导体区12以外的区域设置成厚氧化层13并覆盖各区边缘作为场氧化层。
在氧化层8上设置成多晶硅区14并覆盖与其连接的厚氧化层13的一部分作为多晶硅栅极和栅场板。覆盖多晶硅区14的氧化层15作为边墙隔离氧化层。
在异型掺杂的半导体区10、异型掺杂区7、异型重掺杂区6和阱接触区5上部中央设置成接触孔区16，在接触孔区16和厚氧化层13的一部分上设置成金属电极引线与互连线17，将异型掺杂区7与多晶硅区14互连并引出异型掺杂区7、异型掺杂的半导体区10和多晶硅区14的电极。
将图1和图2中的n和p对换则可以得到集成栅极抗ESD二极管的SOIpLIGBT器件单元结构。
权利要求1.抗ESD的集成SOI LIGBT器件单元，其特征在于该器件单元包括半导体基片，隐埋氧化层(2)将半导体基片分为上下两部分，下部为衬底(1)，上部为顶层半导体(3)；在顶层半导体(3)的一侧设置成一个异型掺杂半导体区(4)，作为MOSFET的体区和抗ESD二极管阳极区，另一侧设置成一个同型较重掺杂的半导体缓冲区(9)；在异型掺杂半导体区(4)的中央设置成同型阱接触区(5)，一侧设置成一个异型重掺杂区(6)作为阴极，另一侧间隔设置成一个异型掺杂区(7)作为抗ESD二极管阴极区；其中在异型重掺杂区(6)和顶层半导体(3)之间的异型掺杂半导体区(4)部分上部设置成氧化层(8)并覆盖异型重掺杂区(6)和顶层半导体(3)的边缘作为栅氧化层；在半导体缓冲区(9)之中设置成一个异型掺杂的半导体区(10)作为阳极区，在异型掺杂的半导体区(10)之中进行重掺杂形成该区的接触区(11)，在该接触区(11)的中央设置成一个穿透该接触区(11)和阳极区(10)的异型重掺杂半导体区(12)作为阳极短路点；在接触区(5)、异型重掺杂区(6)、异型掺杂区(7)、氧化层(8)、接触区(11)和异型重掺杂半导体区(12)以外的区域设置成厚氧化层(13)作为场氧化层；在氧化层(8)上设置成多晶硅区(14)并覆盖与其连接的厚氧化层(13)的一部分作为多晶硅栅极和栅场板，覆盖多晶硅区(14)的氧化层(15)作为边墙隔离氧化层；在异型掺杂的半导体区(10)、异型掺杂区(7)、异型重掺杂区(6)和阱接触区(5)上部中央设置成接触孔区(16)，在接触孔区(16)和厚氧化层(13)的一部分上设置成金属电极引线与互连线(17)，将异型掺杂区(7)与多晶硅区(14)互连并引出异型掺杂区(7)、异型掺杂的半导体区(10)和多晶硅区(14)的电极。
专利摘要本实用新型涉及一种集成抗静电损伤二极管的SOI LIGBT器件单元。常规的SOI LIGBT由于高压静电引起栅击穿造成静电损伤。本实用新型包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。本实用新型由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。
文档编号H01L27/12GK2914330SQ20062010393
公开日2007年6月20日 申请日期2006年5月24日 优先权日2006年5月24日
发明者张海鹏, 徐文杰, 许杰萍, 高明煜, 刘国华, 徐丽燕 申请人:杭州电子科技大学