通过提供补强层以形成埋置于低k电介质中的含铜线的技术的制作方法

专利名称：通过提供补强层以形成埋置于低k电介质中的含铜线的技术的制作方法
技术领域：
大体上，本发明是有关于微结构(例如先进的集成电路)的形成，而
且更特别的是关于导电性结构(conductive stmcture)(例如铜基互连线)
的形成以及关于降低该些在操作及应力条件期间的电迁移作用的技 术。
背景技术：
在现代微结构(例如集成电路)的制造中，对于不断地降低微结构组 件的特征尺寸有持续的驱策力，藉以增进这些结构的功能性。例如， 在现代的集成电路中，最小的特征尺寸(例如场效应晶体管的沟道长度) 已经达到深次微米(deep sub-micron)的范围，就速度及/或能量消耗的观 点来看，藉以提高这些电路的效能。由于个别电路的尺寸随着每个新 电路时代而降低，举例来说，从而改善了该晶体管组件的切换速度， 也减少了用以电性连结该个别电路组件的互连线之可用底板空间 (available floor space)。因此，这些互连线的尺寸也必须降低以补偿可 用底板空间所降低之量及每单位晶粒面积装设的电路组件所增加之数 目，因为通常所需的互连件数目增加得比电路组件的数目更快速。因 此，通常提供多数堆栈的「配线(wiring)」层，亦称之为金属化层，其 中一金属化层的个别金属线系通过所谓的导孔(via)连至顶覆或下方金 属化层的个别金属线。尽管提供多数金属化层，但该等互连线的降低 尺寸必须符合例如现代CPU、内存芯片及ASIC (特定应用IC)等的高 度复杂度。该互连结构的降低的断面积(也许结合极度縮小的晶体管组 件之静态电力消耗的提高)可能于金属线中产生相当高的电流密度。
因此，先进的集成电路(包括具有0.13微米及又更小的临界尺寸之 晶体管组件)，即使每单位面积有相当多的电路组件数目以提供相当大 数目的金属化层，在个别互连结构中可能需要多至每平方公分数千安
培之明显提高的电流密度。然而，在提高的电流密度下操作该等互连 结构可能伴随多数与应力引发线劣化有关的问题，最后可能导致集成 电路的过早故障。关此有一个显著的现象为金属线及导孔的电流引发 材料移转，亦称为「电迁移」，其可能导致该金属互连件内的孔隙及附 近的小丘(hillock)形成，而造成该装置的降低的效能及可靠度或完全故 障。例如，埋入二氧化硅及/或氮化硅的铝线经常都当作用于金属化层 的金属，其中，如以上的解释，具有0.18微米或更小的临界尺寸之先 进集成电路可能需要显著降低的金属线断面积以及从而提高的电流密 度，而可能使得铝较不倾向用于金属化层的形成。
因此，通过铜及铜合金来代替铝，相较于铝，铜及铜合金是具有 显著较低的电阻率及即使在显著较高的电流密度下对电迁移作用具有 改良耐性的材料。铜导入微结构及集成电路的制造将伴随着多数的严 重问题，该问题归因于铜容易在二氧化硅及多数低k介电材料中扩散 的特性。为了提供必须的黏着并且避免铜原子非期望的扩散至敏感装 置区域，因此通常必须在铜与铜基互连结构所埋入的介电材料之间提 供阻挡层。尽管氮化硅系能有效地防止铜原子的扩散，但是选择氮化
硅充当层间(interlayer)介电材料是较不想要的，因为氮化硅呈现略高的 电容率，而提高相邻铜线的寄生电容，那可能导致无法忍受的讯号传 播延迟。因而，形成同时也能赋予铜所需的机械安定性之薄导电性阻 挡层(thin conductive barrier layer)以分隔主体(bulk)铜与周围的介电材 料，而且铜基金属化层中经常仅使用盖层(capping layer)形态的薄氮化 硅或碳化硅或氮化硅碳层。现在，钽、钛、钨及该些与氮和硅等的化 合物，为用于导电性阻挡层的较佳候选物，其中该阻挡层可包含二或 更多不同组成的次层以符合扩散抑制及黏着性质观点的要求。
除了铜不可通过各向异性干式蚀刻方法有效地形成图案的事实以 外，使铜与铝显著区分之另一个铜的特征为事实上铜不可通过化学及 物理气相沉积技术轻易地大量沉积，因此需要通常称之为金属镶嵌 (damascene)或镶嵌(inlaid)技术的处理方法。在该金属镶嵌方法中，首 先形成介电层，然后将该介电层形成图案以包括沟槽及导孔，该沟槽 及导孔后继地利用铜来填充，其中，如先前特别提到的，在填充铜之 前，在该等沟槽与导孔的侧壁上形成导电性阻挡层。使该主体铜材料
沉积于该等沟槽与导孔中通常通过湿式化学沉积方法(例如电镀及无电
镀敷)而完成，因此需要深宽比(aspectratio)为5及更大且直径为0.3微 米(P m)或更小的导孔结合具有0.1微米至数微米的宽度之沟槽的可靠 性填充。在电子电路板制造的领域己完好地建立铜的电化学沉积方法。 然而，高深宽比的无孔隙填充系非常复杂及具挑战性的任务，其中最 终获得的铜基互连结构之特征取决于加工参数、材料及结构的几何形 状。因为互连结构的几何形状实质上系依设计要求而决定，而且因此 不可针对特定的微结构而作显著地改变，所以评估及控制铜微结构的 材料(例如导电性及非导电性阻挡层)及其交互作用对于互连结构的特 性的冲击以同时确保高产率及所需的产品可靠度非常的重要。特别是， 分辨、监视及降低不同结构的互连结构之劣化及故障机制以维持每个 新装置时代及技术节点的装置可靠度都很重要。
因此，已经投入很多的心力在研究铜互连件的劣化，尤其是结合 具有3.1或甚至更低的相对电容率之低k介电材料，以便找到用于形成 具有低整体电容率之铜基线及导孔之新颖的材料及处理方法。尽管仍 未相当完整地了解铜线电迁移的确实机制，但是其产生位在侧壁里面 及上面，尤其是在相邻材料界面处的孔隙可能对于该等互连件最终达 到的效能及可靠度具有显著的冲击。
有一个故障机制，咸相信其将显著地促成过早的装置故障，为电 迁移引发的材料特别地沿着铜与在该层间介电质中形成导孔的期间扮 作蚀刻阻挡层的介电盖层之间所形成的界面移转。经常使用的材料为， 举例来说，氮化硅及氮化硅碳，其对于通常使用的层间介电质，例如 多数低k介电材料，显示适度高的蚀刻选择性，并且也能抑制铜扩散 至该层间介电质上。然而，最近的研究结果似乎指出铜与该蚀刻阻挡 层之间所形成的界面为该金属互连件操作的期间材料移转之主要的扩 散途径。
除了特定金属镶嵌制造方式所弓I起之铜特有的材料特性以外，埋 入低k介电材料的铜基金属线中有显著的电迁移之另一个重要因素似 乎归因于该低k介电质特有的热机械特性。Lee等人之「双重金属镶嵌 铜/多孔性金属倍半硅氧烷低k互连件的电迁移可靠度」(Appl. Phys. Lett.，第82巻第2032页，2003年)，记载由于该低k介电质中的铜 线有降低的热机械约束(thermomechanical confinement)，使得铜线中降 低的背应力(backstress)引起过度电迁移而造成寿命衰减。因此，该等 试验结果指出与二氧化硅介电质作比较，埋在低k介电材料中的铜线 有提高的电迁移，那是归因于该低k材料相对于二氧化硅具有提高的 柔软度与膨胀性及降低的热传导度。
综观上述的问题，需要有一种能让铜基互连结构中的电迁移作用 降低而不会过度提高制造成本并且影响该金属互连件的导电度之技 术。

发明内容
在以下提出本发明的简化总结以提供对于本发明某些形态的基本 了解。此总结并未彻底说明本发明的概要。其并非试图确认本发明的 关键或重要组件，或试图描述本发明的范围。其唯一的目的在于提出 某些简化形式的概念作为后文所讨论的更详细说明的开头。
大体上，本发明是有关一种能在包括低k介电材料的金属化层中 形成金属线的技术，其中通过补强该低k介电材料与该金属之间的主 要界面部分的劲度(stiffness)而增进该低k介电材料中的金属线的约束。 因此，该金属线可能根据操作及其它可能导致应力引发材料移转(例如 电迁移)的应力条件产生增强的背应力，所以与没有额外补强机制的传 统低k金属化互连结构相比可降低显著材料移转的发生。
根据本发明的一例示性具体例， 一种方法包含在低k介电层中形 成开口，该开口在某一例示性具体例中为沟槽，以及修饰该开口的底 部与侧壁的该低k介电层的介电材料的表面区域以提高该修饰表面区 域的弹性模数(elastic modulus)。再者，利用含铜的金属填充该开口以 形成金属化层的互连线。
根据本发明另一个例示性具体例， 一种半导体装置包含金属化层， 该金属化层包含低k介电材料及形成于该低k介电材料中的含铜的金 属线。该金属线，至少在侧壁处，受到具有弹性模数比该含铜的金属 线的弹性模数及该低k介电材料的弹性模数更高的补强层所约束。


本发明可参考下列说明联合后附的图式而获得了解，其中类似的 组件符号代表类似的组件，而且其中
图la至lg概略地显示根据本发明的例示性具体例之半导体装置 的断面图，该半导体装置包括具有补强层之铜基互连线，该补强层亦 即在低k介电材料中所形成的沟槽之对应侧壁与底部表面上所形成的 修饰部分。
尽管本发明容许不同的修饰及替代性形态，但其特定具体例已通 过图式实施例的方式显示，并且在本文中作详细的说明。但是，要了 解本文说明的特定具体例并非试图将本发明限于所揭示的特定形态， 而是相反地，本发明在于涵盖落在后附权利要求书所定义的发明精神 与范围以内所有的修饰、等效例及替代例。
具体实施例方式
本发明的例示性具体例系说明于下。为求清晰起见，本说明书中 并未说明实际实施方式的所有特征。当然要明白任何此实际具体例的 发展，都可进行许多特定实施方式的决定以达到研发人员的特定目标， 例如遵循系统有关及商业有关的约束，将随个别实施方式而有所变化。 再者，咸将明白此开发的努力可能复杂且耗费时间，但仍属于普通熟 悉此技艺者例行的工作。
现在本发明将参照附图加以说明。仅为达解释的目的并且以便不 使本发明熟于此艺者众所周知的细节混淆不清，所以该等图式概略地 描述不同的结构、系统及装置。尽管如此，为了说明并且解释本发明 的例示性实施例而包括该等附图。本文所用的单字及词组要了解并且 解读为具有与熟于相关技艺者所了解那些单字及词组一致的意义。本 文的术语或词组之一致用途并无意图喑示术语或词组有特殊的定义， 亦即，与熟于此艺者所了解的普通及惯用意义不同者。至此若术语或 词组意图具有特殊的意义，亦即，熟于此艺者所了解以外的意义，此 特殊定义将依直接且明白地提供该术语或词组的特殊定义的定义方式 在说明书中作特别地说明。
本发明系基于在低k介电质中之铜基金属线的热机械约束可通过 修饰沟槽或导孔的表面部分以赋予该沟槽或导孔(亦即该金属线或导孔
的核心之间的界面)加强的劲度。这意指，该修饰表面部分的弹性模数 高于未修饰的低k介电材料的弹性模数，藉以使该金属线或该导孔能 产生更高的背应力，该背应力可接着被该补强表面及该沟槽或导孔的 界面部分所抵消，与不具有经修饰(亦即，补强的)界面部分之传统装置 相比，那可能在最终导致该金属线或导孔增进的电迁移行为。
关此，咸了解低k介电材料为具有低于约3.1的相对电容率并因而 显示比例如充分确立的「传统」介电质(例如二氧化硅及氮化硅等)显著 更小的电容率之介电材料。然而，如先前所解释的，降低的相对电容 率通常与降低的弹性模数有关联，因此使低k介电材料与传统的层间 介电质(例如二氧化硅)相比经常都更柔软而且较不具热传导度。举例来
说，在适度低温下由TEOS形成的典型二氧化硅层中，如同用于形成
铜线为底的层间介电质之先进半导体应用中所遭遇到的，该弹性模数
可能接近70GPa，而典型低k介电材料的对应弹性模数可能介于接近3 至7GPa。在本发明中，因此考虑修饰沟槽的暴露表面部分，以及于某 些具体例中附加有导孔的暴露表面部分，以达到较高的弹性模数，藉 以补强这些表面部分而不会过度危害该金属化层的整体相对电容率。 参照后附图式，现在将更详细地说明本发明进一步的例示性具体例。
图la概略地举例说明在略为前面的制造阶段的期间之半导体装置 IOO的断面图。该半导体装置IOO包含衬底101，该衬底101可表示适 用于在彼上面形成半导体装置的任何衬底。例如该衬底101可为主体 (bulk)半导体衬底、以及上面形成有结晶性半导体区域(例如结晶性硅区
域、硅/锗区域或任何其它m-v族半导体化合物或n-vi族化合物)的绝
缘性衬底等。典型地，该衬底101可表示其上面形成有集成电路所需
要的大量电路组件(例如晶体管、电容器及电阻器等)的载体。这些电路 组件可通过一或更多金属化层，根据特定电路设计而加以电性连结， 其中为求方便起见，本文中将说明包括单一金属线的单一金属化层的 形成。然而，咸可轻易地明白增进在低k介电质中之铜基金属化线的 热机械约束之概念可应用于包括多数金属化层及大量互连线及导孔之 任何复杂的装置结构。再者，尽管自此本发明对于极度縮小的半导体 装置特别有益，但是如先前讨论的，在该装置操作的期间通常会遭遇 到适度地高的电流密度，由于可通过进一步降低电迁移作用或其它应
力引发的金属移转现象(结合埋入低k介电材料之金属线通常可能会遇 到的)而显著提高的可靠度及寿命，所以本发明亦易于应用于且有益于 适度縮小的装置。
该半导体装置100可复包含蚀刻阻挡层(etch stop layer)103，该蚀 刻阻挡层103例如由氮化硅、氮化硅碳及碳化硅等形成，该蚀刻阻挡 层103可当作用于金属区域(未显示)的盖层以及当作形成通到下方电 路组件或下方金属化层(未显示)的导孔(未显示)时之蚀刻阻挡物，这将 参照图le至lg在后文中更详细地加以说明。介电层102(亦称为层间 介电质)系于该蚀刻阻挡层103上方形成，并且包含任何适当的材料， 其中至少部分之该介电层102包含低k介电材料。 一些例示性低k介 电材料包括，但并不完全是具有介于接近2.8至3.1的电容率之含氢 的氧碳化硅(SiCOH);多孔性SiCOH;根据Applied Materials公司的加 工技木形成的BD2tm 、 BD3 ;根据Dow Coming公司的加工技术形 成的DEMS顶、OMCCS 、 Tomcat ; SILK;多孔性SILK; MSQ及 HSQ等。在某些具体例中，实质上整个介电层102可由低k介电材料 形成，然而，在其它的具体例中，该介电层102之上方部分可包含该 低k介电材料，其中沟槽104系形成于该上方部分中。包含该沟槽104 的层102亦称为金属化层，该沟槽104系将填满金属。该沟槽104具 有依据设计需求的尺寸，亦即，宽度104w、深度104d及长度(垂直于 图la的图形平面之尺寸)。例如，该宽度104w及该深度104d结合要 被填入该沟槽104中的特定材料决定了每单位长度的导电度。于一个 例示性具体例中，该沟槽104可毗邻经修饰的表面区域105，其也可称 为补强层105，因为该补强层105系建构以呈现与该层102的相邻低k 介电材料作比较有更高的弹性模数。举例来说，该补强层105的弹性 模数可高于接近l.OGPa，而且在某些具体例中，该弹性模数可介于接 近20至100GPa及甚至又更大。因此，该补强层105通过赋予侧壁104s 及底面104b增进的刚度或劲度而提供要被填入该沟槽104的金属材料 增进的约束。要明白该底部表面104b可不完全被补强层105所覆盖， 同时任何导孔(未显示)都可连至该沟槽104并且连至任何下方的接触 区域而形成，这将在后文中更详细地加以说明。
在例示性具体例中，该半导体装置100可复包含盖层106，该盖层
106可包含二氧化硅及碳化硅等，并且可装备该盖层106以赋予增进的
机械强度给该低k介电层102。再者，该半导体装置100可包括抗反射 涂布(ARC)层107(包含例如氧氮化硅、碳化硅及氧碳化硅等)，其中可 设计该ARC层107的厚度及光学特性以便在用于形成沟槽104的光刻 (photoHthography)处理期间扮作抗反射涂布层。在其它的例子中，该层 107，也许与该层106结合，可在沟槽104形成的期间扮作ARC层、 硬质掩模(hard mask)及盖层。
用于形成半导体装置100的典型方法，如图la所示，可包含下列 歩骤。在用于该衬底101内及上面形成任何电路组件及微结构组件的 己完好建立的(well-established)加工技术之后，必要的话，可通过已完 好建立的沉积技术(例如等离子体强化化学气相沉积法(PECVD)等)形 成该蚀刻阻挡层103。之后，可根据装置及加工需求而形成该介电层 102，其中，以液态聚合物材料的形态提供时，可使用旋涂技术以涂敷 该低k介电材料，或其中可使用适当的沉积技术(例如化学气相沉积法 等)。于一例示性具体例中，该介电层102可实质上包含SiCOH，其可 配合经验证良好的加工配方(process recipe)以3MS (三甲基硅垸)、4MS 及氧为基底通过PECVD形成。在其它的具体例中，其它材料(例如先 前说明的低k介电材料)可组合或个别地用于形成该介电层102。之后， 可通过该层102的沉积或处理而形成盖层106，例如借着使该层102 暴露在指定的反应性环境以便修饰该层102的表面而形成具有增进的 机械安定性之层106。在其它的具体例中，可根据加工的需求，在TEOS 或硅垸的基底上沉积适当的材料层(例如二氧化硅)。
接下来，可根据已完好建立的PECVD配方(recipe)而沉积该层107， 接着涂敷阻蚀胶层(resist layer),然后通过光刻法根据众所周知的技术 而形成图案。之后，经图案化之阻蚀胶掩模及也许经图案化的ARC层 107可当作各向异性蚀刻方法的蚀刻掩模而在该介电层102中形成沟 槽104。在此技艺中已经良好地建立用于蚀刻通过该层102的低lc介电 材料之对应各向异性(anisotr叩ic)蚀刻配方。
接下来，可对该半导体装置IOO进行表面处理，如108所示，在 表面处理期间可对暴露的沟槽104施加辐射及/或热及/或反应性环境以 通过表面修饰而形成该补强层105。于一例示性具体例中，该介电层102可实质上包含SiCOH而且该表面处理108可包括在氧化等离子体 环境中的处理，藉以在该介电层102的暴露表面区域上实质上形成二 氧化硅以便产生该补强层105，与该层102残留的低k介电材料相比将 接着呈现显著较高的弹性模数。举例来说，借着在等离子体环境中提 供氧，其中可施加适当的偏压功率(bias power),可形成具有介于接近 10至50纳米的厚度之二氧化硅层。在其它的具体例中，该表面处理 108可包括以含有补强材料的等离子体环境为基础的处理，该补强材料 可导入该层102的暴露表面部分而形成该补强层105。举例来说，可执 行氮化方法以掺入氮，藉以形成该补强层105。在又其它的具体例中， 该处理108可包含辐射的应用，例如呈粒子辐射或光子辐射(例如光辐 射)的形态，藉以修饰该沟槽104的暴露表面部分。在某些具体例中， 可结合一或更多处理歩骤，亦即，通过等离子体环境及利用热及/或辐 射的处理，以形成该补强层105。于一例示性具体例中，可通过含氧的 等离子体环境形成二氧化硅层，其中可后继地执行热处理及/或辐射处 理，以使该二氧化硅层致密化(densify)，并且藉此增进该二氧化硅层的 机械安定性。
在某些具体例中，该处理108可包含依高度局部化的方式通过辐 射及/或热来处理，其中该热及/或辐射实质上系限于该沟槽104的附近。 举例来说，若认为一般的热处理不适当，因为并不想要修饰离该沟槽 104较远之层102的层部分材料特性，可实质上不影响邻近的装置区域 而将热及/或辐射施于该沟槽104。为达此目的，任何辐射聚焦技术， 例如光学聚焦装置、带电粒子射线的电能聚焦装置及用于运送加热介 质的喷嘴等，都可用于局部地处理该沟槽104。要明白，在先进半导体 装置中，通常金属线实质上依单一方向平行取向，因而经适当设计的 聚焦装置可针对多数沟槽104平行于该沟槽104而扫描横跨该衬底 101，以致于在该扫描处理的期间该对应的热及/或辐射系高度度局部 化，同时依然能提供适度地高的生产量。举例来说，适当波长的雷射 源可经聚焦而产生具有实质上相当于该沟槽104之宽度104w的尺寸之
实质上聚焦的辐射点，其中该点可朝指定的沟槽部分，然后可沿着该 沟槽104的长度扫描。在其它的具体例中，该等层107及106的热及 光学特性可充分地防止该介电层102的部分之任何显著修饰，以使该
处理108可依整体的方式执行，而同时局部地形成该补强层105。
图lb概略地显示该半导体装置100，其中该表面处理108可额外 地或选择性地包含沉积处理以形成该补强层105。藉此，该补强层105 亦形成在该层]07上方，其中，在某些具体例中，可在该补强层105 的沉积之前及/或该补强层105的沉积之后执行通过辐射及/或热的进一 歩处理。举例来说，可沉积二氧化硅或氮化硅等，并且可后继地进行 进一歩的处理以进一步地改变沉积层的材料特性而获得想要的弹性模 数。在某些具体例中，结合各向异性蚀刻处理之后的沟槽104的厚度， 选择该补强层105的厚度105a以获得想要的设计厚度104w，以便符 合要被填入该沟槽104的材料之导电度要求。由此，在执行光刻法以 形成该沟槽104的图案时，考量额外的厚度105a，选择该沟槽的对应 宽度及深度以获得想要的宽度104w及深度104d。
在某些具体例中，在该处理108的期间沉积时，该补强层105可 包含非金属材料，然而，在其它的具体例中，可使用金属材料。例如， 于一例示性具体例中，该补强层105可包含钽，其中该厚度105a可介 于接近20至50纳米，藉以相较于传统的装置提供显著增进的机械强 度，其中传统的装置提供具有20纳米甚或更小的厚度之含钽的导电性 阻挡层，以供包括具有100纳米或50纳米甚或更小的临界栅极长度尺 寸之场效应晶体管的先进半导体装置IOO之用。再者，其它的含金属 材料(例如由钨及铂等所形成的硅化物)可用于形成补强层105。为达此 目的，可运用已完好建立的加工配方。
图lc概略地显示在再进一步的制造阶段中之半导体装置100。该 装置100包含导电性阻挡层109，其包含显著地降低铜扩散入该补强层 105中并且接着扩散入该层102的低k介电材料中的材料。举例来说， 钽、氮化钽、钛、氮化钛及其任何组合都可当作适当的导电性阻挡层。 在某些具体例中，该补强层105本身可包含阻挡材料，藉以提供完全 省略该阻挡层109，或明确地设计符合其它要求的阻挡层109特性(例 如增进的黏着等)的潜在可能性。举例来说，如先前说明的，可通过沉 积而提供该补强层105，并且可以氮化硅当作介电材料，该介电材料呈 现优异的铜扩散阻断特性，以便可省略该阻挡层109。在又其它的具体 例中，氮化硅与铜衬底料之间的界面可由于此界面处可能发生的显著
的电迁移作用而被视为不适当的。因此，可提供该阻挡层109，其中可 针对对抗电迁移作用的改良耐性而选择该材料组成。举例来说，例如 铝等的金属可沉积当作阻挡层109，其中铝可与铜形成合金，藉以显著 地增进对于该铜/铝合金与氮化硅之间的表面的电迁移作用的耐性。
再者，该半导体装置100可包含形成在该导电性阻挡层109上的 晶种层(seedlayer)110，接着在该晶种层110之后为包含铜的金属层 111，其中在先进的应用中，该金属层111的主要部分可包含铜，因为 铜相较于其它金属具有低电阻率。
如图lc所示的半导体装置IOO可根据下列加工流程而形成。在执 行另外视需要的光刻法之后，根据所谓的沟槽先/导孔后(trench first/via last)的方法若使用双重金属镶嵌方式(dual damascene regime),如后文中 将更详细说明的，该阻挡层109可通过任何适当的沉积技术形成。举 例来说，钽、氮化钽、钛、氮化钛都可以己完好建立的溅镀沉积技术 为基础而沉积。再者，针对高度先进的应用，可使用原子层沉积法(ALD) 以形成非常薄而且高度保形(conformal)的阻挡层。例如，针对氮化钽， 习知技术已完好建立对应的ALD配方。于先进的应用中，有益的是可 提供极薄的阻挡层，同时仍能保证该沟槽104内的补强层105所有表 面部分受到高度可靠的覆盖，以显著地降低该补强层105的材料相互 扩散入该金属层lll内，反之亦然。举例来说，在某些具体例中，有 益的是可提供呈导电性或含金属层形式的补强层105，然而与该金属层 111中的铜直接接触可能非为所欲。因为迄时该补强层105及该金属层 lll可提供电传导度，其中，典型地，该补强层105的传导度可显著地 小于该金属层111的传导度，所以提供极薄的阻挡层109以便不致过 度地危害整体传导度，同时又能防止或实质上降低该层105与111之 间的金属相互扩散。
在该阻挡层109形成之后，该晶种层IIO(若有提供的话)可通过任 何适当沉积技术而形成，例如物理气相沉积法、溅镀沉积法及无电镀 敷法等。在某些具体例中，该晶种层iio可由铜形成以促进用于形成 该金属层111的后继电镀法。在其它的具体例中，该晶种层iio可以 基于适当的镀敷化学药品通过无电镀敷而形成，其中可事先地沉积触 媒材料以引发并且促成铜在无电方法期间沉积。为达此目的，可形成
该补强层105及/或该阻挡层109以便包括特定量的触媒材料，例如铜、 钴、钯及铂等。由此，具有提高结晶度的高度保形晶种层可通过无电 镀敷法来形成，其中该触媒的应用可能不需要额外的加工步骤。接下 来，该含铜的金属层111可以已完好建立的技术为基础，通过电镀或 无电镀敷法来形成，其中通常利用特定量的过量材料提供该层111以便确保该沟槽104的可靠填充。接下来，该层111的过量材料及该等 层IIO、 109、 105和107可通过适当的技术(例如电化学研磨法及化学 机械研磨法(CMP))从该装置100的水平表面部分去除，其中该层107 或其部分也可扮作CMP阻挡层。
图ld概略地显示完成以上说明的加工序列之后的半导体装置 100。再者，该装置IOO包含蚀刻阻挡层或盖层113，其可包含氮化硅、 石炭l七石圭及富含氮白勺石炭"(七石圭(nitrogen-enriched silicon carbide)等。纟吉果， 该装置100包含该介电层102中所形成的含铜金属线112，其中该金属 线112可包含通过该层111、该晶种层110及该阻挡层109(若有提供的 话)所形成的导电性核心，其中该导电性核心通过该补强层105而毗邻 该介电层102的侧壁及底部，在某些具体例中该补强层105可至少部 分地由导电性或含金属的材料形成，而在其它具体例中该补强层105 系包含介电材料。相较于没有该补强层105的传统装置(其中该金属线 112与该介电层102的低k介电材料直接接触)，具有比该层102周围 的低k介电材料更高的弹性模数之补强层105能在操作的期间建立该 金属线112中提高的背应力及应力条件。因此，由于提高的背应力， 可降低该金属线112内的应力引发的材料移转，并且因此可显著地增 加该金属线112的故障前时间(timetofailure)。
要明白在此技艺中已建立多数加工技术以形成铜基金属化层，其 中使用单一及双重镶嵌方式。举例来说，以上参照图la至ld所说明 的加工流程原则上适用于这些技术中之任何者，其中，根据加工及装 置需求，可形成带有或没有该补强层105的任何导孔，就像现在将更 详细说明的。
图le概略地显示根据另外的例示性具体例之半导体装置100，其 中在导孔114要形成至下方铺设的导电性区域115之位置处采取断面 图。该区域115可表示下方铺设的金属化层之金属线及电路组件的接
触区域等。如图le所示的半导体装置100可根据参照图la及lb所说 明的相同方法形成。特别是，如先前所说明的，可在该沟槽104形成 图案之后进行该补强层105的形成。在所示的具体例中，举例说明该 补强层105系至少通过沉积方法形成，如同参照图lb所作的说明。然 而，要明白参照图la所说明的任何其它具体例也可用于形成该补强层 105。之后，该导孔114可根据已完好建立的沟槽先/导孔后的金属镶嵌 策略通过执行进一步的光刻方法而形成。也就是说，在该补强层105 形成之后，可沉积适当的ARC材料(例如聚合物材料)以实质上平坦化 该装置100的表面形貌。之后，可根据光刻配方涂敷光刻胶并且形成 光刻胶的图案。接着，该导孔114可穿过该沟槽104并且穿过该介电 层102而形成，其中如先前讨论的，该介电层102的下方部分不一定 包含低k介电材料。结果，该导孔114中可能不需要该补强层105。在 其它的具体例中，该介电层102可实质上完全由低k介电材料组成， 但是，其中可能无法适当地考量该导孔114内的补强层形成。等穿过 该介电层102及该蚀刻阻挡层103形成该导孔1.14之后，同样地参照 第lc图所说明的，可依类似的方式再继续进一歩的处理。也就是说， 可根据已完好建立的技术形成该阻挡层109及该晶种层110，并且之后 可共同地利用该含铜的金属填充该沟槽104及该导孔114。
图lf概略地显示该半导体装置100，其中该补强层105系同时形 成于该沟槽104及该导孔114内。为达此目的，根据已建立的沟槽先/ 导孔后或导孔先/沟槽后(via first/trench last)的金属镶嵌方法而形成该 沟槽104及该导孔114，其中，在例示性具体例中，如同参照图la所 说明的，该补强层105的对应厚度系列入该沟槽104及该导孔114的 设计准则(designrule)之考量。在该沟槽104及该导孔114形成之后， 可通过沈积形成该补强层105，其中，在某些具体例中，在该蚀刻阻挡 层103打开之后执行沉积，使得该补强层105可形成在该导电性区域 115上。在某些具体例中，藉以依导电性材料的形态提供补强层105以 提供该区域115电性接触。在其它的具体例中，可在该补强层105沉 积之后执行各向异性蚀刻方法以蚀刻穿过该导孔114的底部之层105。 要明白由于该层105形成期间的沉积动力学的关系，该导孔底部的补 强层105之厚度可显著地小于该沟槽底部的层105之厚度。由此，该
导孔114可打开同时仅降低该沟槽底部104的厚度。在其它的具体例
中，该补强层105可通过表面处理形成而不需沉积，例如若该层102 实质上包含SiCOH的话，就在氧化性环境中加热该装置100以便形成 二氧化硅。藉此，金属氧化物亦可形成于该导电性区域115内，同样 地如以上所说明的，在形成导电性阻挡层及晶种层之前，该金属氧化 物可接着根据选择性蚀刻方法而有效地去除。再者，在某些具体例中， 在该导孔114形成的期间该蚀刻阻挡层103可能无法完全地打开，而 且该蚀刻阻挡层103的残余物可能会在用于形成该补强层105的表面 处理期间残留，其中该残留的蚀刻阻挡层103可接着通过对应的各向 同性或各向异性选择蚀刻方法打开。例如，该蚀刻阻挡层103可包含 氮化硅，该氮化硅可在蚀刻穿过该层102之后的对应蚀刻歩骤的期间 去除相当大的量。之后，类似于以上参照图le所说明的流程，可执行 表面处理(例如处理108)而在该沟槽104及该导孔]14内的层102暴露 部分上形成二氧化硅，而且之后该导孔114可完全地打开并且再继续 进一步的加工。由此，不管提供的是导电性或介电性补强层105，该导 孔114也都可通过该补强层105有效地加以约束，藉以也能增进该导 孔114的效能。
图lg概略地显示根据另一个例示性具体例的半导体装置100。在 这些具体例中，可先在该介电层102的部分102b中形成该导孔114， 然后可填充金属(例如含铜的金属及导电性阻挡层)，其中在某些具体例 中，可额外地提供补强层(未显示)，然而，在其它的具体例中，如所示， 可省略该补强层。该介电层的第二部分102a包含低k介电材料，该沟 槽104就形成于该低k介电材料中。为达此目的，运用对应盖层106a 上所形成的额外蚀刻阻挡层103a(若该层102b包含低k介电材料就可 提供该盖层106a)，以可靠地阻挡用于形成该沟槽104的各向异性蚀刻 方法。在后继的处理步骤中，可打开该蚀刻阻挡层103a使该导孔114 也暴露出来。之后，可通过沈积形成该补强层105，其中使用导电性材 料(例如钽)以建立连至该导孔114的电性接触。之后，可依以上说明的 方式继续进一歩的加工。在其它的具体例中，可考虑适用于该沟槽104 底部的约束之盖层106a的机械特性，并且可通过介电材料，可能的话 通过如参照图la所说明的表面处理，形成该补强层105。由此，该补
强层105可实质上形成在该沟槽104的侧壁上，同时不涉及进一步的 沉积方法。又其它的具体例中，如图lg所示，可额外地或选择性地执
行沉积方法以沉积介电材料而形成该补强层105。之后，可执行各向异 性蚀刻方法以便从水平部分去除该补强层105，并且特别是从该沟槽 104的底部去除该补强层105以暴露出该导孔114。之后，可依如以上 所说明的相似方法沉积阻挡层及晶种层及用于该沟槽104的主体金属。
结果，本发明提供一种通过提供相较于低k介电材料具有较高的 弹性模数的补强层而能增进低k介电质中之铜基金属线之约束的技术。 由此，在该装置操作的期间，相较于传统装置可降低应力引发的材料 移转，因为铜基金属线可能产生提高的背应力而对抗该金属线中应力 引发的材料移转。因此，可增加截至受到该补强层所约束的金属线的 故障前时间，而不会过度危害有关操作速度的装置整体性能。
以上所揭示的特定具体例仅为举例说明，而本发明可依得益于本 文教旨之熟于此艺者显而易见的不同但等效的方法来修饰及实行。举 例来说，以上所说明的加工步骤可依不同的顺序来执行。再者，除下 列权利要求书所说明的以外，并不试图对本文所示的构造或设计的细 节施加限制。因此很明显地可改变或修饰以上所揭示的特定具体例， 并且所有此等变化皆视为介在本发明的范畴及精祌以内。因此，本文 想要保护的部分如下列权利要求书所作的说明。
权利要求
1.一种方法，包含下列步骤在低k介电层102中形成开口104；修饰在该开口104的底部1046与侧壁1045的该低k介电层102的介电材料的表面区域105以提高该修饰表面区域的弹性模数；及利用含铜的金属填充该开口104以形成金属化层的互连线112。
2. 如权利要求l所述的方法，其中利用含铜的金属填充该开口 104的步骤包含在该开口中沉积导电性阻挡层109; 在该阻挡层109上方形成晶种层110;以及在该晶种层110上沉积该含铜的金属111。
3. 如权利要求1所述的方法，其中修饰该表面区域105的歩骤包含通过沉积与该低k介电材料102相比具有较高弹性模数的补强材料 而形成补强层105。
4. 如权利要求3所述的方法，其中该补强材料105是非金属材料。
5. 如权利要求3所述的方法，其中该补强材料105是金属材料。
6. 如权利要求3所述的方法，还包含测定该互连线112的设计尺寸、测定该补强层105的目标厚度及根据该设计尺寸及该目标厚度形 成该开口 104。
7. 如权利要求3所述的方法，其中该补强层105包含钽。
8. 如权利要求1所述的方法，其中修饰该表面区域105的步骤包含通过热及辐射中的至少其中之一处理该表面区域。
9. 如权利要求1所述的方法，其中修饰该表面区域105的歩骤包含在含有补强材料的前体的等离子体环境中处理该表面区域。
10. 如权利要求l所述的方法，还包含形成连到该开口并通过该低k 介电层延伸且进入导电区的导孔。
11. 如权利要求io所述的方法，其中在修饰该表面区域之前先形成该导孔。
12. 如权利要求10所述的方法，其中在修饰该表面区域之前先利用含铜的金属填充该导孔。
13. 如权利要求11所述的方法，还包含修饰该导孔的暴露表面区域以 在该暴露表面区域上形成补强层。
14. 一种半导体装置，包含金属化层，其包含低k介电材料102及形成于该低k介电材料 中的含铜的金属线]12，该金属线至少在侧壁处受到具有弹性模数比该含铜的金属线的弹性模数及该低k介电材料的弹性模数更高的补强层105所约束。
15. 如权利要求14所述的半导体装置，其中该补强材料包括含金属的 材料。
16. 如权利要求14所述的半导体装置，其中该金属线包含导电性阻挡 层。
全文摘要
通过在要以含铜的金属(copper-containing metal)填充的沟槽(104)的三个侧壁(1055)提供补强层(stiffening layer)(105)，可至少到特定程度补偿低k材料(102)的降低的热机械约束(confinement)，藉以降低电迁移效应并且进而增加先进半导体装置的寿命，该半导体装置具有包括低k介电材料(102)与铜基(copper-based)金属线的组合的金属化层。
文档编号H01L21/70GK101194356SQ200680018740
公开日2008年6月4日 申请日期2006年4月19日 优先权日2005年5月31日
发明者F·福伊斯特尔, F·科申斯基, P·许布勒 申请人:先进微装置公司