半导体集成电路的制作方法

文档序号:7222313阅读:115来源:国知局
专利名称:半导体集成电路的制作方法
技术领域
本发明是关于半导体集成电路,特别是包含栅绝缘结构体中有铁 电体膜和电荷保持层的场效应晶体管、即栅绝缘结构体中有存储保持 功能的场效应晶体管、利用了该场效应晶体管的非滞后特性和滞后特 性的半导体集成电路。
背景技术
在同 一衬底上混载了栅绝缘结构体中有存储保持层的场效应晶 体管和栅绝缘结构体中没有存储保持层的场效应晶体管的半导体集 成电路如以下几种。
作为第l以往例,提出了非易失性存储阵列电路,其特征在于, 将栅绝缘结构体中不含存储保持层、没有存储保持功能的场效应晶体 管作为控制晶体管使用,将栅绝缘结构体中具有包含铁电体层的存储 保持层的场效应晶体管作为非易失性存储晶体管使用,是将上述存储 晶体管纵横规则地排列多个的阵列结构(例如参照专利文献l)。
另外,作为第2以往例的可编程非易失性逻辑阵列电路,将栅绝 缘结构体中不含存储保持层、没有存储保持功能的场效应晶体管设置
为阵列状,将栅绝缘结构体中具有包含铁电体层的存储保持层的场效 应晶体管作为选择晶体管,由栅绝缘结构体中含有上述存储保持层的 场效应晶体管选择不具有上述存储保持功能的场效应晶体管的一部 分后互相连接,构成逻辑电路,非易失性存储其连接信息(例如参照 专利文献2)。
另外,作为第3以往例,提出了非易失性逻辑电路,由栅绝缘结 构体中有存储保持层的场效应晶体管构成闩锁电路,由栅绝缘结构体
中不含存储保持层、没有存储保持功能的场效应晶体管构成的逻辑运
算电路中产生的计算结果,存储在上述闩锁电路中(例如参照专利文
献3)。
专利文献l:特开2001-229685号>^才艮 专利文献2:特开平09-107041号公报 专利文献3:特开2000-077986号7>报

发明内容
上述非易失性存储阵列电路、可编程非易失性逻辑阵列电路以及 非易失性逻辑电路中,以往,除了只由硅、硅氧化物及硅氮化物制作 的、没有存储保持功能的场效应晶体管之外,还使用栅绝缘结构体材 料中含有铋和铅等特殊材料、需要与上述没有存储保持功能的场效应 晶体管不同的制造工序、具有非易失性存储保持功能的场效应晶体 管。
因此,在同一半导体衬底上制作用于存储电路用途的、具有非易 失性存储保持功能的场效应晶体管和用于逻辑运算电路用途的、没有 存储保持功能的场效应晶体管的栅绝缘结构体材料和制造工序不同 的至少2种场效应晶体管,与在同一半导体衬底上制作同一种类的场 效应晶体管相比,制造工序数大幅增加。
另外,在同一半导体衬底上制作上述至少2种场效应晶体管时, 上述特殊材料可能对硅、硅氧化物及硅氮化物的扩散污染导致成品率 降低。
为了抑制上述扩散污染导致的成品率降低,不同种类的场效应晶 体管间的半导体衬底上的设置间隔必须大于同 一 种类的场效应晶体 管间的导体衬底上的设置间隔,会导致布局面积的增大。
在同 一半导体衬底上设置了至少2种场效应晶体管时,为了抑制 半导体衬底上的布局面积增大,构成将具有非易失性存储保持功能的 场效应晶体管集中在同一地方或者事先限定的几个地方的区域内、布 线时能够选择每个具有非易失性存储保持功能的场效应晶体管的存 储电路区域,使布线延长或交叉,与逻辑电路区域连接,该逻辑电路
区域由集中设置在存储电路区域以外的地方的、不具有存储保持功能 的场效应晶体管构成,通过上述布局,整个电路实现了存储功能和逻 辑运算功能并存的所期望的电路,但存储电路与逻辑电路间的布线缠 绕会导致布局面积的增大。
本发明的课题是解决上述以往技术的问题点,其目的在于,第1, 不增加制造工序数,能够制造具有有非易失性存储保持功能的场效应
晶体管的半导体集成电路,第2,抑制由材料扩散污染所引起的成品 率降低,笫3,不增加布局面积,能够制造具有有非易失性存储保持 功能的场效应晶体管的半导体集成电路。
为了达到上述目的,根据本发明,提供一种半导体集成电路,具 有场效应晶体管,该场效应晶体管在衬底区域上依次具有栅绝缘结构 体和栅导体,上述衬底区域内具有源极区域和漏极区域,能够取栅 极.衬底区域间电压-漏电流特性为非滞后特性或伪非滞后特性的第1 动作状态和栅极.衬底区域间电压-漏电流特性为滞后特性的第2动作 状态;使上述场效应晶体管切换为上述第1动作状态和上述第2动作 状态以进行动作。
为了达到上述目的,根据本发明,提供一种半导体集成电路,具 有多个场效应晶体管,该场效应晶体管在衬底区域上依次具有栅绝缘 结构体和栅导体,上述衬底区域内具有源极区域和漏极区域,能够取 栅极.衬底区域间电压-漏电流特性为非滞后特性或伪非滞后特性的第 1动作状态和栅极.衬底区域间电压-漏电流特性为滞后特性的第2动 作状态;属于上述场效应晶体管内第l组的晶体管以上述第l动作状 态动作,属于上述场效应晶体管内第2组的晶体管以上述第2动作状
态动作。
根据本发明,不需要分别进行非易失性存储保持用途的场效应晶 体管和逻辑运算用途或控制用途的场效应晶体管的制造工序,能够在 同 一半导体衬底上以同 一结构制作非易失性存储保持用途的场效应 晶体管和逻辑运算用途或控制用途的场效应晶体管,所以缩短了制造 工序,变得简单化。并且,制造材料扩散污染问题也得到解决,可以
期待成品率的提高。另外,确保不同种类的场效应晶体管间在半导体 衬底上的设置间隔导致的布局面积增大、存储电路和逻辑电路间的布 线缠绕所引起的布局面积增大的问题也可以避免。


本发明实施方式中使用的p沟道型场效应晶体管的电特性 概略图(其2)。
l图10表示与本发明实施方式中使用的n沟道型场效应晶体管 和p沟道型场效应晶体管的栅极端子连接的电路例的电路图(其1 )。
图11表示与本发明实施方式中使用的n沟道型场效应晶体管 和p沟道型场效应晶体管的栅极端子连接的电路例的电路图(其2)。
[图12表示与本发明实施方式中使用的n沟道型场效应晶体管 和p沟道型场效应晶体管的栅极端子连接的电路例的电路图(其3)。
[图13I表示本发明实施方式中用于存储器的存储单元的一例的 电路图。
图14表示本发明实施方式中用于存储器的存储单元的其他例
的电路图。
[图15表示本发明实施方式中使用的n沟道型场效应晶体管对 源极-漏极区域间电流的栅极-p型衬底区域间电压依存性的电特性以 及表示源极-漏极区域间电流的源极-漏极区域间电压依存性的电特性 的概略图。
[图16j本发明的电路中使用的n沟道型场效应晶体管通过栅导 体中使用Pt、栅绝缘结构体中使用铁电体SrBi2Ta209层和绝缘体 Hf-Al-O层这2层结构来实现时的,表示实际测量相当于图15概略图 的电特性的坐标图。
[图17表示本发明实施方式中使用的p沟道型场效应晶体管对 源极-漏极区域间电流的栅极-n型衬底区域间电压依存性的电特性以 及表示源极-漏极区域间电流的源极-漏极区域间电压依存性的电特性 的概略图。
[图18作为本发明实施例1的NOT逻辑电路及其前级的电路例。 [图19表示图18的NOT逻辑电路中、控制前级电路的电源电压
的施加时间和本级NOT逻辑运算电路的输入电压和输出电压的波形图。
[图20作为本发明实施例2的NOT逻辑电路的电路图(其l)。
[图21作为本发明实施例2的NOT逻辑电路的电路图(其2)。
[图22作为本发明实施例3的NAND逻辑电路的电路图。
〖图23作为本发明实施例3的NOR逻辑电路的电路图。
[图24j表示本发明适用于CPU时的实施例的框图。符号说明
11栅导体
12栅绝缘结构体
13 n型源极区域
14n型漏极区域
15p型衬底区域
16栅极端子17源极端子
18漏极端子
19p型衬底端子
21第1非滞后区线
22第1滞后曲线
23第2滞后曲线
31栅导体
32栅绝缘结构体
33 p源极区域
34p型漏极区域
35 n型衬底区域
36栅极端子
37源极端子
38漏极端子
39 n型衬底端子
41第2非滞后区线
42第3滞后曲线
43第4滞后曲线
51控制晶体管
52存储晶体管
53第1字线
54第2字线
55源极线
56位线
61存储晶体管
62字线
63源极线
64字线
101电阻元件102开关电路元件 L03控制端子 104输出端子 [05输入端子 06电阻元件 07开关电路元件 08控制端子 09输出端子 10输入端子
11 n沟道型场效应晶体管 12p沟道型场效应晶体管 13开关电路元件 14、 115控制端子 16、 117开关电路元件 18、 119控制端子 20开关电路元件 21、 122输入电压 51、 152电阻元件 81运算寄存器 82运算电路 83指令寄存器 84指令译码器
85控制信号生成电路
86通用寄存器
87程序计数器
88地址控制电路
89总线
90存储器
91输入输出接口
192运算部 193控制部
200、 300、 400半导体集成电路
201、 301、 401逻辑电路部
202、 402 SRAM部
203、 403 DRAM部
204、 404 NVRAM部
具体实施例方式
下面参照附图详细说明本发明的具体实施方式

图1表示本发明第1实施方式的半导体集成电路的框图。本实施 方式的半导,集成电路200中搭载了进行逻辑运算的逻辑电路部201、 形成了易失性性但不必需更新的SRAM的SRAM部202,形成了易 失性性且需要更新的DRAM的DRAM部203、形成了非易失性存储 器的NVRAM部204。构成这些电路部201~204的晶体管是之后参照 图4、图6i兌明的n沟道场效应晶体管或p沟道场效应晶体管。这些 晶体管中,栅绝缘结构体中具有铁电体膜等,由此具有存储保持功能, 栅电压-漏电流特性描绘滞后曲线。但栅极-衬底区域间的电压在 一 定 范围内时,不描绘滞后曲线(非滞后曲线)或即使描绘,也是描绘栅 电压上升和下降时电流差小的滞后曲线(伪非滞后曲线)。本实施方 式中,逻辑电路部201、 SRAM部202及DRAM部203中使用的晶 体管,利用非滞后曲线或者伪非滞后曲线的特性。因此,逻辑电路部 201、 SRAM部202及DRAM部203采用与使用通常的MOS型晶体 管的电路同样的电路结构,进行同样的电路动作。
另外,NVRAM部204中进行存储保持动作的晶体管中,利用描 绘滞后曲线的特性。NVRAM部204是将例如后面参照图13、图14 说明的结构的存储单元规则地纵横排列形成的。
如上述,本实施方式混载了只利用描绘非滞后曲线或伪非滞后曲 线的特性的晶体管和只利用描绘滞后曲线的特性的晶体管。
图2是表示本发明第2实施方式的半导体集成电路的框图。本实 施方式的半导体集成电路300中只搭载了进行逻辑运算的逻辑电路部 301。并且,逻辑电路部301包含之前实施方式中有存储保持功能的 晶体管,具有此存储保持功能的晶体管的栅电压-漏电流特性与之前的 实施方式相同,描绘滞后曲线。逻辑电路部301,作为其动作模式, 在逻辑运算模式、存储写入模式、存储保持模式中动作。逻辑运算模 式中,属于逻辑电路部301的具有存储保持功能的晶体管,在非滞后 曲线或伪非滞后曲线的特性中使用。存储写入模式中,属于逻辑电路 部301、具有存储保持功能的晶体管的一部分或全部,在滞后曲线特 性中使用,存储转换到存储写入模式之前的逻辑状态。存储保持模式 中,存储了逻辑状态的晶体管保持其内容。恢复到逻辑运算模式时, 存储了逻辑状态的晶体管在保持其存储内容的状态下,转换为逻辑运 算模式,恢复到通常的逻辑运算模式。
本实施方式中,混载了只利用描绘非滞后曲线或伪非滞后曲线的 特性的晶体管和利用描绘非滞后曲线或伪非滞后曲线和描绘滞后曲 线这两种特性的晶体管。
图3表示本发明第3实施方式的半导体集成电路的框图。本实施 方式的半导体集成电路400中搭载了进行逻辑运算的逻辑电路部401 、 形成了易失性性存储器的SRAM的SRAM部402,形成了作为同样 的易失性性存储器的DRAM的DRAM部403、形成了非易失性存储 器的NVRAM部404。构成这些电路部401-404的晶体管与之前的实 施方式相同,是通过在栅绝缘结构体中具有铁电体膜等而具有存储保 持功能的n沟道场效应晶体管或p沟道场效应晶体管。
本实施方式中,逻辑电路部401进行与第2实施方式的逻辑电路 部301 —样的动作,其他的SRAM部402、 DRAM部403、 NVRAM 部404,进行与第1实施方式的对应电路同样的动作。因此,本实施 方式中,混载了只利用描绘非滞后曲线或伪非滞后曲线的特性的晶体
非滞后曲线和描绘滞后;线这两种特性的晶体管。' ,V
下面说明本发明的半导体集成电路中使用的晶体管特性。本发明 的半导体集成电路中使用的、能够任意电切换逻辑运算状态、存储写
入状态、非易失性存储保持状态的n沟道型场效应晶体管,如图4(a) 所示的其结构的一例,在n型源极区域13、 n型漏极区域14、作为p
p型区域的p i衬底区域15上,依次层叠^有存储保持层的栅绝缘结 构体12及栅导体11。如作为等效电路图的图4 (b)所示,栅导体ll 与栅极端子16连接,n型源极区域13与源极端子17连接,n型漏极 区域14与漏极端子18连接,p型衬底区域15与p型衬底端子19连 接。
表示向作为n型漏极区域14相对n型源极区域13的电位的漏 极-源极间电位差提供正电压以从与n型漏极区域连接的外部导体流 入n型漏极区域14的电流、即漏电流的绝对值对于作为栅导体11相 对p型衬底区域15的电位的栅极-p型衬底区域间电位差电压的依存 性的坐标图曲线中,以漏电流的绝对值为纵轴,以栅极-p型衬底区域 间电位差电压为横轴时,如图5 (a) 、 (b)表示的其坐标图曲线的 一例,栅极-p型衬底区域间电位差电压在第1电压VI和第2电压V2 之间时,描绘第1非滞后曲线21或描绘近似但不一致的第1滞后曲 线22。在所述第1非滞后曲线21中,提供第2电压V2时的漏电流绝 对值大于提供第1电压VI时的漏电流绝对值,即漏极-源极间电阻小, 使栅极-p型衬底区域间电位差电压从第1电压Vl增加到第2电压V2 时的坐标图曲线与从第2电压V2减少到第1电压VI时的坐标图曲 线一致。栅极-p型衬底区域间电位差电压在第3电压V3和第4电压 V4之间时,描绘第2滞后曲线23,在所述第2滞后曲线23中,使栅 极-p型衬底区域间电位差电压从第3电压V3增加到第4电压V4时 的坐标图曲线与从第4电压V4减少到笫3电压V3时的坐标图曲线 不一致。
本发明的半导体集成电路中使用的、能够任意电切换逻辑运算状 态、存储写入状态、非易失性存储保持状态的p沟道型场效应晶体管,
如图6 (a)所示的其结构的一例,在p型源极区域33、 p型漏极区域 34、作为n型半导体衬底或半导体衬底的n型阱区域或SOI衬底的半 导体层等的n型区域的n型衬底区域35上,依次层叠含有存储保持 层的栅绝缘结构体32及栅导体31。如作为等效电路图的图6 (b)所 示,栅导体31与栅极端子36连接,p型源极区域33与源极端子37 连接,p型漏极区域34与漏极端子38连接,n型衬底区域35与n型 衬底端子39连接。
表示向上述p型漏极区域34相对p型源极区域33的电位的漏 极-源极间电位差提供负电压以从与p型漏极区域连接的外部导体流 入p型漏极区域34的电流、即漏电流的绝对值对于作为栅导体31相 对n型衬底区域35的电位的栅极-n型衬底区域间电位差电压的依存 性的坐标图曲线中,以漏电流的绝对值为纵轴,以栅极-n型衬底区域 间电位差电压为横轴时,如图7 (a) 、 (b)表示其坐标图曲线的一 例,栅极-n型衬底区域间电位差电压在第5电压V5和第6电压V6 之间时,描绘第2非滞后曲线41或描绘近似但不一致的第3滞后曲 线42,在所述描绘第2非滞后曲线41中,提供第5电压V5时的漏 电流绝对值大于提供第6电压V6时的漏电流绝对值,即漏极-源极间 电阻小,使栅极-n型衬底区域间电位差电压从第5电压V5增加到第 6电压V6时的坐标图曲线与从第6电压V6减少到第5电压V5时的 坐标图曲线一致。栅极-n型衬底区域间电位差电压在第7电压V7和 第8电压V8之间时,描绘第4滞后曲线43,在所述第4滞后曲线43 中,使栅极-n型衬底区域间电位差电压从第7电压V7增加到第8电 压V8时的坐标图曲线与从第8电压V8减少到第7电压V7时的坐标 图曲线不一致。
根据本发明的半导体集成电路中含有具有上述特性的n沟道型 场效应晶体管和p沟道型场效应晶体管中任意一种或2种场效应晶体 管都含有。含有n沟道型场效应晶体管时,利用第1非滞后曲线21 或第1滞后曲线22、和第2滞后曲线23这两者的特性,含有p沟道 型场效应晶体管时,利用第2非滞后曲线41或第3滞后曲线42、和
第4滞后曲线43这两者的特性。
如上所述,向具有含存储保持层的栅绝缘结构体的n沟道型或p 沟道型场效应晶体管的栅极-衬底区域间提供变动的电位差,并控制其 电位差电压值和变动振幅,由此能够电选择强存储状态和弱存储状 态,上述强存储状态是指,使栅极-衬底区域间电位差电压为适当小的 固定电压后,也能够明确判别栅极-衬底区域间电位差电压在变化之前 的上述场效应晶体管是导通状态还是截止状态,上述弱存储状态是 指,使栅极-衬底区域间电位差电压为适当小的固定电压后,不能够明 确判别栅极-衬底区域间电位差电压在变化之前的上述场效应晶体管 是导通状态还是截止状态。此弱存储状态中包括作为其极限的非存储 状态。
n沟道型或p沟道型场效应晶体管中,栅绝缘结构体ll、 31的 层中或界面上也可以含有能够捕捉并保持束縛电荷的绝缘体层。而且 栅绝缘结构体中也可以含有能够捕捉并保持电荷的导体层。如这些形
储保持功能时,通过施加能够存储保持的程度大的振幅的栅极-衬底区 域间电位差电压来描绘的第2及第4滞后曲线中,例如第2滞后曲线 23,当从栅导体向该栅电极层正下方的栅绝缘结构体内部或栅导体-栅绝缘结构体界面有电子注入.放出时,为逆时针,另外,从衬底区域
为顺时针,其旋转方向还依存于注入电荷的正负和注入的方向,不一 定一样。另外,由于向栅绝缘结构体注入电荷,n沟道型及p沟道型 场效应晶体管的阈值电压也发生变化,所以没有利用存储保持功能的 第1及第2非滞后曲线11、 41或者第1及第3滞后曲线22、 42的一 部分有时与第2及第4滞后曲线23、 43共有有,但也可能完全不重 合。图5(a)、 (b)及图7(a)、 ( b )表示第1及第2非滞后曲 线或第l及第3滞后曲线与第2及第4滞后曲线完全不重合的坐标图 曲线的一例。
另外,由本发明提供的半导体集成电路的一实施方式中,n沟道
型场效应晶体管具有下述电特性以漏电流的绝对值为纵轴、以栅极 -p型衬底区域间电位差电压为横轴的坐标图中,如图8(a)、 (b) 表示其坐标图曲线的一例,栅极-p型衬底区域间电位差电压从与小于 等于第1电压VI的第3电压V3增加到大于等于第2电压V2的第4 电压V4时,在第1电压VI与第2电压V2间描绘位于第1非滞后曲 线21或第l滞后曲线22之下的曲线,栅极-p型衬底区域间电位差电 压从第4电压V4減少到第3电压V3时,在第1电压VI与第2电压 V2间描绘位于第1非滞后曲线或第1滞后曲线之上的曲线,在第3 电压V3与笫4电压V4之间描绘第2滞后曲线23。 p沟道型场效应 晶体管具有下述电特性以漏电流的绝对值为纵轴、以栅极-n衬底区 域间电位差电压为横轴的坐标图中,如图9 (a) 、 (b)表示其坐标 图曲线的一例,栅极-n衬底区域间电位差电压从小于等于第5电压 V5的第7电压V7增加到大于等于第6电压的第8电压V8时,在第 5电压V5与第6电压V6间描绘位于第2非滞后曲线41或第3滞后 曲线42之下的曲线,栅极-n型衬底区域间电位差电压从第8电压V8 减少到第7电压V7时,在第5电压V5与第6电压V6间描绘位于第 2非滞后曲线41或第3滞后曲线42之上的曲线,在第7电压V7与 第8电压V8之间描绘第4滞后曲线43。
如上所述,向具有含存储保持层的栅绝缘结构体的n沟道型或p 沟道型场效应晶体管的栅极-衬底区域间提供变动的电位差,并控制其 电位差电压值和变动振幅,由此能够电选择强存储状态和弱存储状 态,上述强存储状态是指,使栅极-衬底区域间电位差电压为适当小的 固定电压后,也能够明确判别栅极-衬底区域间电位差电压在变化之前 的场效应晶体管是导通状态还是截止状态,上述弱存储状态是指,使 栅极-衬底区域间电位差电压为适当小的固定电压后,不能够明确判别 栅极-衬底区域间电位差电压在变化之前的上述场效应晶体管是导通 状态还是截止状态。此弱存储状态中含有作为其极限的非存储状态。
另外,向n沟道型场效应晶体管提供弱存储状态的第1非滞后曲 线21或第1滞后曲线22,如图8 (a) 、 (b)所示,含在提供强存
储状态的第2滞后曲线23内侧,且向p沟道型场效应晶体管提供弱 存储状态的第2非滞后曲线41或第3滞后曲线42,如图9(a)、 (b) 所示,含在提供强存储状态的第4滞后曲线43内侧,由此,特别是 使用n沟道型场效应晶体管和p沟道型场效应晶体管构成互补型逻辑 电路时,互补性逻辑电路中具有互补型电路结构的任意电路元件1极 的输出的"1"和"0"成为切换的阈值的输入电压的值,在强存储状态 和弱存储状态中能够同等设定,互补型逻辑电路的电路设计变得容 易。
n沟道型或p沟道型场效应晶体管中,栅绝缘结构体中含有铁电 体。除了铁电体层l层结构,栅绝缘结构体还可以是绝缘体层和层叠 在该绝缘体上的铁电体层的2层,或者是含有绝缘体层、导体层和铁 电体层的多层结构。
如这些形态,栅绝缘结构体由保持极化的铁电体性而具有存储保 持功能时,通过施加能够存储保持的程度地大的振幅的栅极-衬底区域 间电位差电压来描绘的第2及第4滞后曲线的旋转方向,在第2滞后 曲线中为逆时针,在第4滞后曲线中为顺时针。
另外,栅绝缘结构体由保持极化的铁电体性而具有存储保持功能 时,没有利用存储保持功能的第1及第2非滞后曲线或第1及第3滞 后曲线的一部分有时与第2及第4滞后曲线共有,但n沟道型场效应 晶体管时,栅极-p衬底区域间电位差电压,特别是在第1电压V1与 第2电压V2之间,如图8 (a) 、 (b)表示其一例,有时会位于第2 滞后曲线23内侧,p沟道型场效应晶体管时,栅极-n衬底区域间电 位差电压,特别是在第5电压V5与第6电压V6之间,如图9 (a)、 (b)表示其一例,有时会位于第4滞后曲线43内侧。
下面说明本发明实施方式中使用的n沟道型场效应晶体管兼用 于逻辑运算用途及存储保持用途、电切换逻辑运算状态、存储写入状 态和非易失性存储保持状态的动作方法的一例。即,逻辑运算时间带 中,与时间和n沟道型场效应晶体管的栅极-p型衬底区域间电位差电 压取第1电压VI和第2电压V2之间的适宜低压状态或高压状态对
应,漏极-源极间电阻取高电阻状态和低电阻状态,高电阻状态时,n 沟道型场效应晶体管被视为截止状态,低电阻状态时,n沟道型场效 应晶体管为导通状态,并且决定追随源极电位高低的漏极电位高低, 存储写入动作时,栅极-p型衬底区域间电位差电压在存储写入动作开 始之前为第2电压V2时,进一步使该栅极-p型衬底区域间电位差电 压由第2电压V2变为第4电压V4,栅极-p型衬底区域间电位差电压 在存储写入动作开始之前为第1电压VI时,进一步使栅极-p型衬底 区域间电位差电压由第1电压VI变为第3电压V3后进行存储写入, 然后将栅极-p型衬底区域间电位差电压设定为作为第3电压V3和第 4电压V4之间合适的固定电压值的第9电压V9 (参照图15),同时 使源极电位为零或近似零的值或者开路。另外,存储保持时间带时, 将栅极-p型衬底区域间电位差电压保持为第9电压V9,且将源极电 位保持为零或近似零的值或者开路,由此将存储写入动作之前的漏极 -源极间电阻状态的高低作为2值数字地存储,运算再开始时,使源极 电位回到存储写入动作开始之前的运算时间带中的值,由此,存储保 持时间带所存储的漏极-源极间电阻低时,即n沟道型场效应晶体管中 存储了导通状态时,追随运算再开始时恢复的源极电位的高低的漏极 电位高低得到重现,存储保持时间带所存储的漏极-源极间电阻高时, 即n沟道型场效应晶体管中存储了截止状态时,n沟道型场效应晶体 管继续为截止状态,由此,n沟道型场效应晶体管为导通'截止中任意 情况时,存储写入动作之前的漏极电位都得到重现,该漏极电位供给 后级的某个晶体管的栅极-衬底区域间电位差电压,将此作为初始状态 再开始运算。
下面说明本发明实施方式中使用的p沟道型场效应晶体管兼用 于逻辑运算用途及存储保持用途、电切换逻辑运算状态、存储写入状 态和非易失性存储保持状态的动作方法的一例。即,运算时间带中, 与时间和p沟道型场效应晶体管的栅极-n型衬底区域间电位差电压取 第5电压V5和第6电压V6之间的适宜低压状态或高压状态对应, 漏极-源极间电阻取低电阻状态和高电阻状态,低电阻状态时,p沟道
型场效应晶体管为导通状态,并且决定追随源极电位高低的漏极电位 高低,高电阻状态时,p沟道型场效应晶体管被视为截止状态,存储
写入动作时,栅极-n型衬底区域间电位差电压在存储写入动作开始之 前为第5电压V5时,进一步使该栅极-n型衬底区域间电位差电压由 第5电压V5变为第7电压V7,栅极-n型衬底区域间电位差电压在存 储写入动作开始之前为第6电压V6时,进一步使该栅极-n型衬底区 域间电位差电压由第6电压V6变为第8电压V8后进行存储写入, 然后将栅极-p型衬底区域间电位差电压设定为作为第7电压V7和第 8电压V8之间合适的固定电压值的第10电压V10 (参照图17),同 时使源极电位为零或近似零的值或者开路。存储保持时间带时,将栅 极-n型衬底区域间电位差电压保持为第10电压,且将源极电位保持 为零或近似零的值或者开路,将存储写入动作之前的漏极-源极间电阻 状态的高低作为2值数字地存储,运算再开始时,使源极电位回到存 储写入动作开始之前的逻辑运算时间带中的值,由此,存储保持时间 带所存储的漏极-源极间电阻低时,即p沟道型场效应晶体管中存储了 导通状态时,追随运算再开始时恢复的源极电位的高低的漏极电位高 低得到重现,存储保持时间带所存储的漏极-源极间电阻高时,即p 沟道型场效应晶体管中存储了截止状态时,p沟道型场效应晶体管继 续为截止状态,由此,p沟道型场效应晶体管为导通.截止中任意情况 时,存储写入动作之前的漏极电位都得到重现,漏极电位供给后级的 某个晶体管的栅极-衬底区域间电位差电压,能够将此作为初始状态再 开始运算。
通过使用这样的动作方法,不区分逻辑运算用途的场效应晶体管 和存储保持用途的场效应晶体管,兼用同一场效应晶体管,能够任意 电切换同一场效应晶体管的逻辑运算状态、存储写入状态和非易失性 存储保持状态。由此,能够抑制以往用不同制造工序分别制造逻辑运 算用途的场效应晶体管和存储保持用途的场效应晶体管所导致的各 问题,即制造工序数的增加、材料扩散污染引起的成品率低下的担心、 确保不同种类的场效应晶体管间在半导体衬底上的设置间隔导致的
布局面积增大、存储电路和逻辑电路间的布线缠绕所引起的布局面积 增大。
下面说明本发明实施方式中使用的用于任意改变n沟道型场效 应晶体管的栅极-p型衬底区域间电位差电压以及同p沟道型场效应晶 体管的栅极-n型衬底区域间电位差电压的电路结构的一例。即,本发 明中使用的电路,如图10(a)、 (b)表示其一例,至少有l个能够 根据控制端子103、 108的状态来选择输入端子105、 IIO和输出端子 104、 109导通状态和非导通状态的开关电路元件102、 107,至少有l 个2端子的电阻元件101、 106。此电阻元件不只是对于施加电压、电 流线性响应的电阻,也包括对于施加电压、电流为非线性响应的电阻 元件,例如一般的场效应晶体管的源极-漏极区域间电阻元件,是指广 义的电阻元件。
包含n沟道型场效应晶体管时,如图10(a)所示,n沟道型场 效应晶体管111的栅极端子上连接了电阻元件101的一个端子和开关 电路元件102的输出端子104,根据电阻元件101的另一个端子的高 电源电压VHIGH0和开关电路元件102的控制端子103的状态和该开 关电路的输入端子105的低电源电压VlowO状悉,运算时间带中,任 意选择n沟道型场效应晶体管111的栅极-p型衬底区域间电位差电压 的高压状态和低压状态。
存储写入动作时,n沟道型场效应晶体管111的栅极-p型衬底区 域间电位差电压为高压状态时进一步提高进一步提高(升高高电源电 压VHKJHO的电压),或者栅极-p型衬底区域间电位差电压为低压状 态时进一步降低进一步(降低低电源电压VLOwO的电压)。
包含p沟道型场效应晶体管时,如图10(b)所示,p沟道型场 效应晶体管112的栅极端子上连接了电阻元件106的一个端子和开关 电路元件107的输出端子109,根据电阻元件106的另一个端子的高 电源电压VHIGH0和开关电路元件107的控制端子108的状态和开关 电路的输入端子110的低电源电压Vu)wO的状态,运算时间带中,任 意选择p沟道型场效应晶体管112的栅极-n型衬底区域间电位差电压 的高压状态和低压状态。存储写入动作时,p沟道型场效应晶体管的
栅极-n型衬底区域间电位差电压为高压状态时进一步提高(升高高电 源电压VHIGH0的电压),或者栅极-n型衬底区域间电位差电压为低 压状态时进一步降低(降低低电源电压VLOW0的电压)。
下面说明本发明实施方式中使用的用于任意改变n沟道型场效 应晶体管的栅极-p型衬底区域间电位差电压以及同p沟道型场效应晶 体管的栅极-n型衬底区域间电位差电压的电路结构的另一例。即,本 发明中使用的电路,如图ll表示其一例,至少有2个开关电路元件 113、 116 (或117、 120), 一个开关电路元件为导通状态时另一个开 关电路元件为非导通状态,
包含n沟道型场效应晶体管时,如图ll(a)所示,n沟道型场 效应晶体管111的栅极端子上连接了 2个开关电路元件113、 116的 输出端子,根据2个开关电路元件113、 116的控制端子114、 115的 状态和输入端子的电源电压VHIGH0、 VLOW0,运算时间带中,任意选 择n沟道型场效应晶体管111的栅极-p型衬底区域间电位差电压的高 压状态和低压状态。
存储写入动作时,n沟道型场效应晶体管111的栅极-p型衬底区 域间电位差电压为高压状态时进一步提高(升高高电源电压VHIGH0 的电压),或者栅极-p型衬底区域间电位差电压为低压状态时进一步 降低(降低低电源电压VLOW0的电压);
包含p沟道型场效应晶体管时,如图ll(b)所示,p沟道型场 效应晶体管112的栅极端子上连接了 2个开关电路元件117、 120的 输出端子,根据2个开关电路元件117、 120的控制端子的状态和输 入端子的电位,运算时间带中,任意选择p沟道型场效应晶体管112 栅极-n型衬底区域间电位差电压的高压状态和低压状态。
存储写入动作时,p沟道型场效应晶体管112的栅极-n型衬底区 域间电位差电压为高压状态时进一步提高(升高高电源电压VHIGH0 的电压),或者栅极-n型村底区域间电位差电压为低压状态时进一步 降低(降低低电源电压VLOW0的电压)。
如上所述,将开关电路元件的输出作为前级电路的输出与本级电 路的栅极端子连接,可以任意改变将要电切换逻辑运算状态、存储写 入状态、非易失性存储保持状态的本级电路的栅极-衬底区域间电位差
电压,即n沟道型场效应晶体管111的栅极-p型村底区域间电位差电 压及p沟道型场效应晶体管112的栅极-n型衬底区域间电位差电压。
上述l个或2个以上的开关电路元件有时包含n沟道型场效应晶 体管或者p沟道型场效应晶体管。此开关电路中包含的n沟道型场效 应晶体管或者p沟道型场效应晶体管,可以是与本级电路相同的、能 够任意电切换逻辑运算状态、存储写入状态和非易失性存储保持状态 的类型,也可以是与本级电路不同的、没有非易失性存储功能的以往 类型。为前者时,将要电切换逻辑运算状态、存储写入状态、非易失 性存储保持状态的场效应晶体管和构成用于改变其栅极-衬底区域间 电位差电压的电路的场效应晶体管,可以由具有相同栅绝缘结构体的 场效应晶体管兼用。即,构成电路的所有场效应晶体管可以由具有相 同栅绝缘结构体的场效应晶体管兼用。
图12 (a) 、 (b)所示的一例中, 一个开关电路元件由单一的 栅绝缘结构体中含有存储保持层的n沟道型场效应晶体管构成,另一 个开关电路元件由单一的p沟道型场效应晶体管构成。各单一的场效 应晶体管的栅极端子(开关电路元件的控制端子)互相连接,所以一 个开关电路元件为导通状态时,另一个开关电路元件为非导通状态。
本发明的半导体集成电路的一实施方式中,含有能够电切换逻辑 运算状态、存储写入状态和非易失性存储保持状态的n沟道型场效应 晶体管和p沟道型场效应晶体管中的l种或2种场效应晶体管都含有, 含有n沟道型场效应晶体管时,利用第l非滞后曲线或第l滞后曲线、 和第2滞后曲线这两种特性,含有p沟道型场效应晶体管时,利用第 2非滞后曲线或第3滞后曲线、和第4滞后曲线这两者的特性。
另外,本发明使用的电路中,至少l个n沟道型场效应晶体管利 用第1非滞后曲线或第l滞后曲线、和第2滞后曲线这两种特性,至 少1个p沟道型场效应晶体管利用第2非滞后曲线或第3滞后曲线、和第4滞后曲线这两者的特性。
另外,n沟道型场效应晶体管含有2个以上,该n沟道型场效应 晶体管中至少l个场效应晶体管利用第l非滞后曲线或第l滞后曲线 的特性,其他至少1个场效应晶体管利用第2滞后曲线的特性。
同样,本发明的半导体集成电路的一实施方式中,p沟道型场效 应晶体管含有2个以上,该p沟道型场效应晶体管中至少l个场效应 晶体管利用第2非滞后曲线或第3滞后曲线的特性,其他至少1个场 效应晶体管利用第4滞后曲线的特性。
本发明的半导体集成电路的一实施方式中,含有n沟道型场效应 晶体管和p沟道型场效应晶体管这2种场效应晶体管,n沟道型场效 应晶体管中至少1个场效应晶体管利用第1非滞后曲线或第1滞后曲 线的特性,p沟道型场效应晶体管中至少1个场效应晶体管,利用第 4滞后曲线的特性。
同样,本发明的半导体集成电路的一实施方式中,含有n沟道型 场效应晶体管和p沟道型场效应晶体管这2种场效应晶体管,n沟道 型场效应晶体管中至少1个场效应晶体管利用第2滞后曲线的特性, p沟道型场效应晶体管中至少1个场效应晶体管,利用第2非滞后曲 线或第3滞后曲线的特性。
另外,本发明的半导体集成电路的一实施方式中,含有n沟道型 场效应晶体管或p沟道型场效应晶体管。
含有n沟道型场效应晶体管时,使n沟道型场效应晶体管中至 少l个场效应晶体管的栅极-p型衬底区域间电位差电压只在第1电压 V1至第2电压V2的范围内变化,只利用第l非滞后曲线或第l滞后 曲线的特性,另外,含有p沟道型场效应晶体管时,使p沟道型场效 应晶体管中至少l个场效应晶体管的栅极-n型衬底区域间电位差电压 只在第5电压V5至第6电压V6的范围内变化,只利用第2非滞后 曲线或第3滞后曲线的特性。
另外,本发明的半导体集成电路的一实施方式中,含有n沟道型 场效应晶体管或p沟道型场效应晶体管。
含有n沟道型场效应晶体管时,使n沟道型场效应晶体管中至 少l个场效应晶体管的栅极-p型衬底区域间电位差电压只在第3电压 V3至第4电压V4的范围内变化,只利用第2滞后曲线的特性,含有 p沟道型场效应晶体管时,使p沟道型场效应晶体管中至少1个场效 应晶体管的栅极-n型衬底区域间电位差电压只在第7电压V7至第8 电压V8的范围内变化,只利用第4滞后曲线的特性。
如上述,根据本发明,与存储电路或逻辑电路的电路功能无关, 构成其电路的所有场效应晶体管可以由栅绝缘结构体中含有存储保 持材料的n及p沟道型场效应晶体管构成,通过控制各场效应晶体管 的栅极-衬底区域间上施加的电压的大小和施加定时,能够电切换逻辑 运算状态、存储写入状态和非易失性存储保持状态。
由此,不需要像以往那样将分别准备的存储保持用途的场效应晶 体管和逻辑运算用途的场效应晶体管的制造工序分开。即,n沟道型 场效应晶体管中只要求逻辑运算功能时,使栅极-p型衬底区域间电位 差电压只在第1电压VI至第2电压V2的范围内变化来使用,p沟道 型场效应晶体管中只要求逻辑运算功能时,使栅极-n型衬底区域间电 位差电压只在第5电压V5至第6电压V6的范围内变化来使用。另 外,n沟道型场效应晶体管中只要求非易失性存储写入和保持功能时, 使栅极-p型衬底区域间电位差电压在非易失性存储保持时只在笫3电 压V3至第4电压V4范围内变化,非易失性存储保持时为第3电压 V3与第4电压V4间所含的作为固定电压的第9电压V9使用,p沟 道型场效应晶体管中只要求非易失性存储写入和保持功能时,使栅极 -n型衬底区域间电位差电压在非易失性存储保持时只在第7电压V7 至第8电压V8范围内变化,非易失性存储保持时为第7电压V7与 第8电压V8间所含的作为固定电压的第10电压V10使用。
另外,n沟道型场效应晶体管兼用于逻辑运算和非易失性存储写 入及保持用途时,作为栅极-p型衬底区域间电位差电压,可以任意选 择施加第1电压VI至第2电压V2或第3电压V3至第4电压V4这 两个范围的电压和第9电压V9的固定电压,同样p沟道型场效应晶
体管兼用于逻辑运算和非易失性存储写入及保持用途时,作为栅极-n 型衬底区域间电位差电压,可以任意选择施加第5电压V5至第6电 压V6或第7电压V7至第8电压V8这两个范围的电压和第10电压 的固定电压。这里,逻辑运算所必需的栅极-衬底区域间电位差电压的 电压范围可以小于非易失性存储写入所必需的电压范围。非易失性存 储写入所必需的栅极-衬底区域间电位差电压的电压范围取决于场效 应晶体管的栅绝缘结构体材料的存储保持能力、即单位施加电场的极 化电荷保持量或捕获电荷保持量和栅绝缘结构体各层的膜厚。
另外,逻辑运算所必需的栅极-衬底区域间电位差电压的电压范 围越小,滞后曲线的电压幅就越小,逻辑运算速度越快。滞后曲线的 电压幅最小的极限可以视为非滞后曲线。逻辑运算所必需的栅极-衬底 区域间电位差电压的容许最小值为场效应晶体管的导通和截止状态 能够判别的值。
另外,本发明的半导体集成电路的一实施方式中,具有由接受从 外部供给的外部电源电位后由内置或外部相邻的恒压发生电路动作 产生内部电源电压的装置,利用n沟道型非易失可存储场效应晶体管 的逻辑运算动作所需大小的内部电源电压第2电压V2及第1电压 VI,非易失性存储的写入所需大小的内部电源电压第4电压V4及 第3电压V3,p沟道型非易失可存储场效应晶体管的逻辑运算动作所 需大小的内部电源电压第6电压V6及第5电压V5,非易失性存储 的写入所需大小的内部电源电压第8电压V8及第7电压V7, n沟 道型场效应晶体管的非易失性存储保持所必需的固定保持电压第9电 压V9, p沟道型场效应晶体管的非易失性存储保持所必需的固定保持 电压第10电压。第9电压V9或第10电压有时与零电位相等。
如上述,逻辑运算所必需的栅极-衬底区域间电位差电压的电压 范围小于非易失性存储写入所必需的电压范围,在能够判别场效应晶 体管的导通和截止状态的范围内越小,逻辑运算的速度就越快,但需 要第l至第IO的多个电源。但是,
第2电压V2与第6电压V6相等,或者
第1电压VI与第5电压V5相等,或者 第4电压V4与第8电压V8相等,或者 第3电压V3与第7电压V7相等,或者 第9电压V9与第10电压V10相等, 通过采用上述任何一个或者全部,
虽然由于并不一定是最适合n沟道型场效应晶体管及p沟道型 场效应晶体管的高速动作的栅极-衬底区域间电位差电压施加在栅极 衬底区域间,而有可能使逻辑运算速度变慢,但减少必要的电源电位 种类后减少了构成电源电位发生电路的晶体管数,另外减少电源布线 数也有利于布局面积的缩小。
另外,同样,
第1电压VI与第3电压V3相等,或者 第2电压V2与第4电压V4相等,或者 第5电压V5与第7电压V7相等,或者 第6电压V6与第8电压V8相等,
通过采用上述任何一个或者全部,虽然由于n沟道型场效应晶体 管及p沟道型场效应晶体管的逻辑运算时,也将可以存储写入程度的 大的电压振幅施加在栅极衬底区域间,而可能使逻辑运算速度变慢, 但减少必要的电源电位种类后减少了构成电源电位发生电路的晶体 管数,另外减少电源布线数也有利于布局面积的缩小。
另外,本发明的半导体集成电路的一实施方式中,具有互补型电 路元件,其中含有n沟道型场效应晶体管和p沟道型场效应晶体管这 2种场效应晶体管,使n沟道型场效应晶体管中至少1个场效应晶体 管和p沟道型场效应晶体管中至少1个场效应晶体管的漏极端子之间 连接、且栅极端子之间连接。
另外,本发明的半导体集成电路的一实施方式中,具有互补型电 路元件,其中含有n沟道型场效应晶体管和p沟道型场效应晶体管这 2种场效应晶体管,至少l个n沟道型场效应晶体管利用第l非滞后 曲线或第1滞后曲线、和第2滞后曲线这两者的特性,至少1个p沟
道型场效应晶体管利用第2非滞后曲线或第3滞后曲线、和第4滞后 曲线这两者的特性,包含互补型电路元件,无论是在运算时间带还是 在存储保持时间带,n沟道型场效应晶体管和p沟道型场效应晶体管 中, 一种场效应晶体管的漏极-源极间电阻为高电阻状态时,另一种场 效应晶体管的漏极-源极间电阻为低电阻状态。
另外,本发明的半导体集成电路的一实施方式中,进行NOT或 NAND或NOR的互补型逻辑运算,或者它们组合后的复合逻辑运算。 除了 NOT、 NAND、 NOR的逻辑电路例,含有双稳态多谐振荡器电 路、由CMOS结构构成的所有逻辑运算电路都可以由本发明的具有 非易失性存储功能的互补型逻辑运算电路置换。
构成互补型电路元件的n沟道型场效应晶体管或p沟道型场效 应晶体管的衬底区域电位,可以独立于源极端子的电位提供,村底区 域电位也可以与各场效应晶体管的源极端子连接。
另外,互补型电路元件中,构成逻辑电路的n沟道型场效应晶体 管或p沟道型场效应晶体管的栅极-衬底区域间电位差电压,除了栅极 电位的变动,也可以由衬底区域电位的变动来控制。
如上述,通过使用可电切换逻辑运算状态、存储写入状态和非易 失性存储保持状态的场效应晶体管构成互补型电路元件,没有非易失 性存储功能的以往的CMOS逻辑电路及不适合逻辑运算的存储电路, 可以由本发明的场效应晶体管置换,且不影响以往的逻辑功能和存储 功能,并且由于能够电切换逻辑运算状态、存储写入状态和非易失性 存储保持状态,所以逻辑电路中可以附加非易失性存储功能,存储电 路中可以附加逻辑运算功能。以往的CMOS逻辑电路和存储电路, 不改变电路结构地由本发明的场效应晶体管置换,可以有效活用为了 得到所期望的功能而开发的以往的设计资源。
另外,本发明的半导体集成电路的一实施方式中,具有如下的存 储单元阵列将n沟道型场效应晶体管或p沟道型场效应晶体管中的 一方作为控制控晶体管来使用,将n沟道型场效应晶体管或p沟道型 场效应晶体管中的另一方作为存储晶体管来使用,将把控制晶体管的
漏极端子与存储晶体管的栅极端子连接的电路作为1个电路单位,将 该电路单位规则地纵横排列。
构成这样的存储单元阵列的存储器的一例如图13所示。由n沟 道型场效应晶体管或p沟道型场效应晶体管构成的控制晶体管51,其 漏极与由n沟道型场效应晶体管或p沟道型场效应晶体管构成的存储 晶体管52的栅极连接。控制晶体管的源极和栅极分别与第1字线53、 第2字线54连接,存储晶体管52的源极和漏极分别与源极线55、位 线56连接。存储晶体管52的源极与源极线55之间或者漏极与位线 56之间可以连接二极管。此存储单元中,通常的使用形态中,控制晶 体管51只利用第1非滞后曲线或第1滞后曲线(或第2非滞后曲线 或第3滞后曲线)的特性,存储晶体管52只利用第2滞后曲线(或 第4滞后曲线)的特性。
存储单元可以不使用控制晶体管。其一例如图14所示。存储晶 体管61的栅极、源极、漏极分别与字线62、源极线63、位线64连 接。存储晶体管61的源极与源极线63之间或漏极与位线64之间可 以连接二极管。此存储单元中,通常的使用形态中,存储晶体管61 只利用第2滞后曲线(或第4滞后曲线)的特性,以区域单位一并消 去阵列中的存储数据时,利用第l非滞后曲线或第l滞后曲线(或第 2非滞后曲线或第3滞后曲线)的特性。上述一并消去后,栅绝缘结 构体中含有铁电体时,施加在铁电体层上的减极化电场变得极小,所
以上述一并消去动作有利于延长存储单元的使用寿命。
如上述,通过使用可电切换逻辑运算状态、存储写入状态和非易 失性存储保持状态的场效应晶体管构成存储单元阵列,可以由本发明 的场效应晶体管置换,且不影响以往的存储单元阵列的存储功能,可 以将阵列内的场效应晶体管的任意一部分用于逻辑运算用途,也可以
将存储单元阵列作为可写逻辑阵列使用。
下面参照图15详细说明本发明使用的、可电切换逻辑运算状态、 存储写入状态和非易失性存储保持状态的n沟道型场效应晶体管的电 特性。表示源极-漏极区域间电流的栅极-p型衬底区域间电压依存性
的电特性的一例如图15 (a)所示,表示源极-漏极区域间电流的源极 -漏极区域间电压依存性的电特性的一例如图15 (b)所示。图15 (a) 中的有箭头的实线表示第2滞后曲线的旋转方向,有箭头的虛线表示 第1滞后曲线的旋转方向。图15 (b)的Sl曲线表示相当于将栅极-p 型衬底区域间电位差电压变化到第4电压V4后回到第9电压V9时、 非易失性导通存储状态的曲线例,图15(b)的S2曲线表示相当于4吏 栅极-p型衬底区域间电位差电压在第1电压VI至第2电压V2之间 变化时、非存储状态下的逻辑运算导通状态的曲线例,S3曲线表示相 当于将栅极-p型衬底区域间电位差电压变化到第3电压V3后回到第 9电压V9时、非易失性截止存储状态的曲线例。
作为一例,栅导体使用厚度220nm的Pt层,栅绝缘结构体使用 铁电体SrBhTa209层(厚度420nm )和绝缘体Hf-Al-O层(厚度llnm ) 的2层结构(SrBhTa209层在Pt侧),衬底区域使用p型硅,与图 15的特性对应的n沟道型场效应晶体管的实验结果如图16(a)、 (b) 所示。此实验使用的晶体管的栅长为3nm、栅宽为100nm。图16 ( a ) 表示上述n沟道型场效应晶体管的源极-漏极区域间电流(漏电流)的 栅极-p型衬底区域间电压依赖性的电特性的测量结果。第1电压为 -IV,第2电压为3V,第3电压为-6V,第4电压为8V。第9电压选 择1.8V。 p型衬底端子接地,漏极端子施加O.IV后进行测量。图16 (a)中的有箭头的实线表示第2滞后曲线的旋转方向,有箭头的虛 线表示第1滞后曲线的旋转方向。另外,图16 (b)表示上述n沟道 型场效应晶体管的源极-漏极区域间电流的源极-漏极区域间电压依赖 性的电特性的测量结果。即Sl表示将栅极-p型衬底区域间电位差电 压变化到8V后固定为1.8V时测量的曲线,S2表示使栅极-p型衬底 区域间电位差电压在-lV至第3V之间变化后固定为3V时测量的曲 线,S3表示将栅极-p型衬底区域间电位差电压变化到-6V后固定为 1.8V时测量的曲线。
图17详细说明本发明使用的、可电切换逻辑运算状态、存储写 入状态和非易失性存储保持状态的p沟道型场效应晶体管的电特性。
表示源极-漏极区域间电流的栅极-n型衬底区域间电压依存性的电特 性的一例如图17 (a)所示,表示源极-漏极区域间电流的源极-漏极 区域间电压依存性的电特性的一例如图17 (b)所示。图17 (a)中 的有箭头的实线表示第4滞后曲线的旋转方向,有箭头的虛线表示第 3滞后曲线的旋转方向。图17(b)的Sl曲线表示相当于将栅极-p型 衬底区域间电位差电压变化到第7电压V7后回到第10电压V10时 的非易失性导通存储状态的曲线例,图17(b)的S2曲线表示相当于 使栅极-p型衬底区域间电位差电压在第5电压V5至第6电压V6之 间变化时的非存储状态下的逻辑运算导通状态的曲线例,S3曲线表示 相当于将栅极-p型衬底区域间电位差电压变化到第8电压V8后回到 第10电压V10时的非易失性截止存储状态的曲线例。
下面说明本发明的实施例。
实施例1
图18表示作为本发明实施例1的、可电切换逻辑运算状态、存 储写入状态和非易失性存储保持状态的NOT逻辑电路。此NOT逻辑 电路作为单体使用时,可以单独供给本级电路的输入电压VIN,但此
NOT逻辑电路作为复合电路中的一个电路使用时,如图18所示,本 级电路的输入电压V^可以是前级电路的高电源电压VHIGH1或前级电 路的低电源电压Vu)Wl中由前级电路为导通状态的晶体管的源极-漏 极区域间导通电阻降低的值。后者的情况时,前级电路为导通状态的 晶体管的源极-漏极区域间截止电阻通常非常大,所以源极-漏极区域 间可以看作为断路状态,本级电路的输入电压VIN,根据前级电路的 输出逻辑值,几乎与前级电路的高压电源VHIGH1或前级电路的低电 源电压VLOWl电位相等。上述前级电路有时与本级电路一样,由可电 切换逻辑运算状态、存储写入状态和非易失性存储保持状态的n沟道 型场效应晶体管及p沟道型场效应晶体管构成,有时与本级电路不同, 由不具有非易失性存储功能的以往的n及p沟道型场效应晶体管构 成。
构成本级电路的n沟道型场效应晶体管111是具有图5或图8
例示的特性的n沟道型场效应晶体管、且构成本级电路的p沟道型场 效应晶体管112是具有图7或图9例示的特性的p沟道型场效应晶体 管时,本级电路在逻辑运算状态时,前级电路的高电源电压VHIGH1 为VHIGH1=VCC1,且前级电路的低电源电压VLOWl为VLOWl=Vssl。 本级电路在存储写入时,VmGHl为VHIGH1= Vcc2,且VLOWl为VLowl= Vss2。另外,本级电路在非易失性存储保持时,V high1、 Vlow1 为 Vh,gh1-Vlow1-V0后,各Vccl、 Vssl、 Vcc2、 Vss2与构成本级电路 的n沟道型场效应晶体管的p型衬底电极电位VPSUB2、 p沟道型场效 应晶体管的n型衬底电极电位VNSUB2的关系,使用作为构成本级电 路的n沟道型场效应晶体管在逻辑运算时的栅极-p型衬底区域间电位 差电压的下限值的第1电压VI和作为上限值的第2电压V2,作为存 储写入时的栅极-p型衬底区域间电位差电压的下限值的第3电压V3 和作为上限值的第4电压V4,作为非易失性存储时的栅极-p型衬底 区域间电位差电压的固定值的第9电压V9,作为构成本级电路的p 沟道型场效应晶体管在逻辑运算时的栅极-n型衬底区域间电位差电 压的下限值的第5电压V5和作为上限值的第6电压V6,作为存储写 入时的栅极-n型衬底区域间电位差电压的下限值的第7电压V7和作 为上限值的第8电压V8,作为非易失性存储时的栅极-n型衬底区域 间电位差电压的固定值的第10电压V10,具体如下。即,
VCC1=V2+ VPSUB2= V6+ V隱2
VSS1=V1+ VPSUB2= V5+ V薩2
VCC2=V4+ VPSUB2= V8+ VNSUB2
VSS2=V3+ VPSUB2= V7+ V,2
V0=V9+ VPSUB2= V10+ V画2
这时,图18的NOT逻辑电路的、控制前级电路的电源电压施 加定时与本级NOT逻辑运算电路的输入电压和输出电压的关系的一 例如图19所示。即,图19 (a)表示前级电路电源电压的定时,图 19 (b)表示本级电路的输入输出电压的推移,图19 (c)表示本级电 路的电源电压的定时。如图19(a)所示,前级电路的电源电压VHKiHl
及VLOWl在本级电路的逻辑运算状态时,VHIGH1为Vccl, VLOWl为 Vssl,利用本级电路的n沟道型场效应晶体管111即具有图5或图8 特性的n沟道型场效应晶体管的第1非滞后曲线21或第1滞后曲线 22,和本级电路的p沟道型场效应晶体管112即具有图7或图9特性 的p沟道型场效应晶体管的第2非滞后曲线41或第3滞后曲线42。
本级电路在存储写入时,上述VmGHl为Vcc2, VLowl为Vss2, 利用本级电路的n沟道型场效应晶体管111即具有图5或图8特性的 n沟道型场效应晶体管的第2滞后曲线23,和本级电路的p沟道型场 效应晶体管112即具有图7或图9的p沟道型场效应晶体管的第4滞 后曲线43,存储写入动作之前,V^为Vccl,因此VOUT为VLOW2时, 即本级电路的n沟道型场效应晶体管为导通状态时,且p沟道型场效 应晶体管为截止状态时,由存储写入动作,随着Vnv从Vccl经Vcc2 变为V0,导通状态的本级电路的n沟道型场效应晶体管变为非易失 性导通存储状态,且截止状态的本级电路的p沟道型场效应晶体管变 为非易失性截止存储状态。
本级电路的非易失性存储保持时,将VHIGH1及VLOWl都固定为 V0,因此本级的NOT逻辑运算电路如图19 (b)所示,能够电切换 逻辑运算状态、存储写入状态和非易失性存储保持状态。前级电路的 高电源电压VHIGH1有时等于本级电路的高电源电压VHIGH2,而且前 级电路的低电源电压Vmwl有时等于本级电路的低电源电压VLOW2。
接着,图18的本级电路再次作为逻辑运算电路开始运算时,图 18的本级电路的电源电压VHIGH2及VLOW2分别恢复到存储写入之前 的逻辑运算状态下作为NOT逻辑运算电路动作时的电源电压、即本 实施例中VHIGH2=VCC1、 VLOW2=Vssl,由此,如图19 (b)所示,通 过前级电路的电源电压的恢复,不需要等待再次Vm的决定,本级电 路的n沟道型场效应晶体管或p沟道型场效应晶体管中存储了导通状
态的场效应晶体管的源极电源电压重现为VouT,所以作为逻辑运算电
路运算再开始之后的Vout的1/0与存储写入动作之前的Vout的1/0, 数字上判断相等。即,根据本发明实施例1,如图19 (b)所示,能
够电源电压恢复后快速且不需要再次输入原信号Vm地将位于运算电
路中途的场效应晶体管的导通/截止信息非易失性存储及重现,所以不
需要重新开始运算。本实施例中,上述vo可以是零电位。并且,前
级电路的电源电压例如恢复到VHKJH1=VCC1、 VLOW=Vssl的定时适当 迟于本级电路的电源电压VHIGH2=VCC1、 VLOW2=Vssl的定时,根据电 路结构动作,也是有效的。另外,存储的本级电路数没有限定,不仅 是将本级电路分散到集成电路中,还可以将本级电路连续设置。换句 话说就是可以将整个集成电路作为本级电路。所有本级电路中,能够 电切换逻辑运算状态、存储写入状态和非易失性存储保持状态。存储 写入动作中,作为本级电路在前级的电路电源电压,与图19 一样, 在Vcc2和Vss2之后固定为V0,非易失性存储保持时,作为上述前 级电路的电源电压仍然为V0,运算再开始时,本级电路的电源电压 与图19一样,可以为Vccl和Vssl。本级电路连续设置时,当然作为 上述前级电路可以为本级电路。
根据本发明的实施例1,逻辑运算电路部分和存储电路部分可以 用相同的场效应晶体管的集合兼用,所以不需要将逻辑运算电路部分 和存储电路部分分开设置在同一个半导体衬底上分离的地方,也不需 要在电源截止之前向混合设置在同 一个半导体衬底上分离地方的存 储器或同一个芯片封装内的其他半导体衬底上的存储器发送数据并 躲避。
实施例2
图18的本级NOT逻辑电路,在实施例2中,如图20、 21所示, 使用n沟道型场效应晶体管111或p沟道型场效应晶体管112和电阻 元件151、 152构成。此电阻元件不只是对于施加电压、电流线性响 应的电阻,也包括对于施加电压、电流为非线性响应的电阻元件,例 如一般的场效应晶体管的源极-漏极区域间电阻元件,是指广义的电阻 元件。
图20的电路中,电阻元件151的电阻值,优选在图20的电路的 n沟道型场效应晶体管111的截止状态中的源极-漏极区域间电阻值的1/10以下,且在导通状态中的源极-漏极区域间电阻值的IO倍以上。 图18的本级NOT逻辑电路中如图20所示使用电阻元件,能够使电 路的制作工序简化。
同样,图21的电路中,电阻元件152的电阻值,优选在图21 的电路的p沟道型场效应晶体管112的截止状态中为源极-漏极区域间 电阻值的1/10以下,且在导通状态时为源极-漏极区域间电阻值的10 倍以上。图18的本级NOT逻辑电路中如图21所示使用电阻元件, 能够使电路的制作工序简化。
实施例3
图22表示作为本发明实施例3的、可电切换逻辑运算状态、存 储写入状态和非易失性存储保持状态的NAND逻辑电路例,图23表 示可电切换逻辑运算状态、存储写入状态和非易失性存储保持状态的 NOR逻辑电路例。
无论是NAND逻辑电路例中还是NOR逻辑电路例中,与图19 (a)—样,通过控制前级电路的电源电压,能够电切换本级电路的 逻辑运算状态、存储写入状态和非易失性存储保持状态,逻辑运算动
作再开始时,通过接通本级电路的电源,不需要等待由前级电路的输 出决定的输入电压VIN1及输入电压VIN2的再输入,根据本级电路的 构成晶体管的非易失性导通或非易失性截止的存储,能够重现与具有 存储写入之前的Vout数字等效的1/0的VOUT。
上述NOT、 NAND、 NOR的各逻辑电路例中,构成各逻辑电路 的n沟道型场效应晶体管或p沟道型场效应晶体管的衬底区域电位, 可以独立于源极端子的电位提供,各衬底区域电位也可以与各场效应 晶体管的源极端子连接。
另外,上述具有非易失性存储功能的NOT、 NAND、 NOR的逻 辑电路例中,构成这些逻辑电路的n沟道型场效应晶体管或p沟道型 场效应晶体管的栅极-衬底区域间电位差电压,除了栅极电位的变动, 也可以由衬底区域电位的变动来控制。
通过应用图19 (a)的电源电压施加方法,除了上述具有非易失
性存储功能的NOT、 NAND、 NOR的逻辑运算例,含有双稳态多谐 振荡器电路、由CMOS结构构成的所有逻辑运算电路都可以由本发 明的具有可电切换逻辑运算状态、存储写入状态和非易失性存储保持 状态的n沟道型场效应晶体管或p沟道型场效应晶体管逻辑运算电路 置换。
实施例4
作为实施例4,图24表示将本发明应用于CPU时的实施例。CPU 大致区分的话,具有由运算寄存器181和运算电路182构成的运算 部192,和由指令寄存器183、指令译码器184、控制信号生成电路 185、通用寄存器186、程序计数器187、地址控制电路188构成的控 制部193,各部通过总线189与外部存储器l卯和输入输出接口 191 交换数据。运算部192和控制部193都含有需要存储功能的、被称为 寄存器的电路块。
此电路中,在
VCC1=V2+ VPSUB2= V6+ VNSUB2 VSS1=V1+ VPSUB2= V5+ VNSUB2 VCC2=V4+ VPSUB2= V8+ VNSUB2 VSS2=V3+ VPSUB2= V7+ V歸2 V0=V9+ VPSUB2= V10+ V薩2
的情况下,例如构成暂时存储将要进行运算的数值、运算执行后 的结果、现在执行的代码的存储地址、CPU状态等的电路,即寄存器 181、指令寄存器183、通用寄存器186、程序计数器187等各种电路 的场效应晶体管中,使用根据本发明的、可电切换逻辑运算状态、存 储写入状态和非易失性存储保持状态的n沟道型场效应晶体管和同p 沟道型场效应晶体管,对这些运算寄存器181、指令寄存器183、通 用寄存器186、程序计数器187等各种寄存器电路进行存储写入动作 所必需的电源电位、即上述Vcc2、 Vss2的布线。由此,不需要将这 些各种寄存器电路的数据发送到其他分离的地方的存储装置,构成这 些各种寄存器电路的场效应晶体管的导通或截止状态被存储写入及
非易失性存储保持,电源再接通时,不需要将即将进行运算的数值、
运算执行后的结果、现在执行的代码的存储地址、CPU状态等再输入
到各种寄存器电路或由再计算来产生,存储写入前的各种寄存器电路 的电路状态能够重现。
如上述,通过限定电源布线的连接地方,可以只将大规模电路中 的一部分电路块可以任意电切换逻辑运算状态、存储写入状态和非易 失性存储保持状态,能够抑制电源布线的设置导致的布局面积增大。 另外,将大规模运算的途中经过以特定的要点来非易失性存储保持, 电源再接通后能够将其存储信息作为起点再开始运算,所以运算最终 结果出来的时间比重头开始运算要快,并且能够实现低耗电。
根据本发明,能够将以往的CMOS逻辑电路全部置换为可非易 失性存储的场效应晶体管,并且可非易失性存储的场效应晶体管其自 身就可以作为l个存储单元,所以存储电路自然也可以全部置换为可 非易失性存储的场效应晶体管。因此,根据本发明,可以置换以往的 CMOS逻辑运算电路和存储电路,可以有效利用设计资源来缩短设计 时间。
另外,根据本发明,将可非易失性存储的场效应晶体管用于存储 电路时,不需要像以往存储电路那样将多个存储单元排列为阵列状集 成到一个地方,逻辑电路中,也可以在需要非易失性存储的运算结果 所发生的节点直接分散必要的数量。由此,可以在电路中需要的地方, 只以必需的数量分散设置存储电路,所以能够根据整个电路的功能有 效设置。
另外,根据本发明,活用场效应晶体管中具有可电写入的非易失 性存储的特性,可以由场效应晶体管构成栅极阵列或逻辑阵列,由此, 还可以在衬底安装后,通过从外部端子施加电压,制作可编程的逻辑 运算电路和存储电路并存的半定制LSI。
权利要求
1.一种半导体集成电路,其特征在于,具有场效应晶体管,该场效应晶体管在衬底区域上依次具有栅绝缘结构体和栅导体,上述衬底区域内具有源极区域和漏极区域,能够取栅极·衬底区域间电压-漏电流特性为非滞后特性或伪非滞后特性的第1动作状态和栅极·衬底区域间电压-漏电流特性为滞后特性的第2动作状态;使上述场效应晶体管切换为上述第1动作状态和上述第2动作状态以进行动作。
2. 根据权利要求1所述的半导体集成电路,其特征在于,上述 场效应晶体管能够进行作为逻辑运算电路元件的动作和作为非易失 元件的动作,从作为逻辑运算电路元件的动作向作为非易失元件的动 作转换时,该场效应晶体管存储其转换之前的逻辑状态,从作为非易 失元件的动作恢复到作为逻辑运算电路元件的动作时,该场效应晶体 管以保持其存储内容的状态恢复。
3. —种半导体集成电路,其特征在于,具有多个场效应晶体管, 该场效应晶体管在衬底区域上依次具有栅绝缘结构体和栅导体,上述 衬底区域内具有源极区域和漏极区域,能够取栅极.衬底区域间电压-漏电流特性为非滞后特性或伪非滞后特性的第1动作状态和栅极-衬 底区域间电压-漏电流特性为滞后特性的第2动作状态;属于上述场效 应晶体管内第l组的晶体管以上述第l动作状态动作,属于上述场效 应晶体管内第2组的晶体管以上述第2动作状态动作。
4. 一种半导体集成电路,其特征在于,在n型源极区域、n型漏极区域、p型衬底区域上依次层叠栅绝 缘结构体及栅导体的n沟道型场效应晶体管,具有下述电特性表示向作为上述n型漏极区域相对上述n型源极区域的电位的 漏极-源极间电位差提供正电压以从与上述n型漏极区域连接的外部 导体流入上述n型漏极区域的电流即漏电流的绝对值相对于作为上述 栅导体相对上述p型衬底区域的电位的栅极-p型衬底区域间电位差电 压的依存性的坐标图曲线中,以上述漏电流的绝对值为纵轴,以上述栅极-p型衬底区域间电位差电压为横轴时,上述栅极-p型衬底区域间电位差电压在第1电压和第2电压之 间时,描绘第1非滞后曲线或近似但不一致的第1滞后(伪非滞后) 曲线,所述第l非滞后曲线中,提供第2电压时的漏电流绝对值大于 提供第1电压时的漏电流绝对值,即漏极-源极间电阻小,使上述栅极 -p型衬底区域间电位差电压从第1电压增加到第2电压时的坐标图曲 线与从第2电压减少到第1电压时的坐标图曲线一致,上述栅极-p型衬底区域间电位差电压在第3电压和第4电压之 间时,描绘第2滞后曲线,所述第2滞后曲线中,使上述栅极-p型衬 底区域间电位差电压从第3电压增加到第4电压时的坐标图曲线与从 第4电压减少到第3电压时的坐标图曲线不一致;在p型源极区域、p型漏极区域、n型衬底区域上依次层叠栅绝 缘结构体及栅导体的p沟道型场效应晶体管,具有下述电特性表示向作为上述p型漏极区域相对上述p型源极区域的电位的 漏极-源极间电位差提供负电压以从与上述p型漏极区域连接的外部 导体流入上述p型漏极区域的电流、即漏电流的绝对值相对于作为上 述栅导体相对上述n型衬底区域的电位的栅极-n型衬底区域间电位差 电压的依存性的坐标图曲线中,以上述漏电流的绝对值为纵轴,以上 述栅极-n型衬底区域间电位差电压为横轴时,上述栅极-n型衬底区域间电位差电压在第5电压和第6电压之 间时,描绘第2非滞后曲线或近似但不一致的第3滞后(伪非滞后) 曲线,所述第2非滞后曲线中,提供第5电压时的漏电流绝对值大于 提供第6电压时的漏电流绝对值,即漏极-源极间电阻小,使上述栅极 -n型衬底区域间电位差电压从第5电压增加到第6电压时的坐标图曲 线与从第6电压减少到第5电压时的坐标图曲线一致,上述栅极-n型衬底区域间电位差电压在第7电压和第8电压之 间时,描绘第4滞后曲线,所述第4滞后曲线中,使上述栅极-n型衬 底区域间电位差电压从第7电压增加到第8电压时的坐标图曲线与从 第8电压减少到第7电压时的坐标图曲线不一致;当所述半导体集成电路含有上述n沟道型场效应晶体管时,利用 上述第1非滞后曲线或上述第1滞后曲线、和上述第2滞后曲线这两 者的特性,含有上述p沟道型场效应晶体管时,利用上述第2非滞后 曲线或上述第3滞后曲线、和上述第4滞后曲线这两者的特性。
5. 根据权利要求4所述的半导体集成电路,其特征在于, 上述n沟道型场效应晶体管具有下述电特性以上述漏电流的绝对值为纵轴、以上述栅极-p型衬底区域间电位差电压为横轴的坐标图 中,使上述栅极-p型衬底区域间电位差电压从小于等于第1电压的第 3电压增加到大于等于第2电压的第4电压时(除去第3电压与第1 电压相等且第4电压与第2电压相等的情况),在上述第1电压与上 述第2电压间描绘位于上述第1非滞后曲线或上述第1滞后曲线之下 的曲线,使上述栅极-p型衬底区域间电位差电压从上述第4电压减少 到上述第3电压时,在上述第1电压与上述第2电压间描绘位于上述 第1非滞后曲线或第1滞后曲线之上的曲线,在上述第3电压与上述 第4电压之间描绘第2滞后曲线;上述p沟道型场效应晶体管具有下述电特性以上述漏电流的绝 对值为纵轴、以上述栅极-n衬底区域间电位差电压为横轴的坐标图 中,使上述栅极-n衬底区域间电位差电压从小于等于第5电压的第7 电压增加到大于等于第6电压的第8电压时(除去第7电压与第5电 压相等且第8电压与第6电压相等的情况),在上述第5电压与上述 第6电压间描绘位于上述第2非滞后曲线或上述第3滞后曲线之上的 曲线,使上述栅极-n型衬底区域间电位差电压从上述第8电压减少到 上述第7电压时,在上述第5电压与上述第6电压间描绘位于上述第 2非滞后曲线或第3滞后曲线之下的曲线,在上述第7电压与上述第 8电压之间描绘第4滞后曲线。
6. 根据权利要求4或5所述的半导体集成电路,其特征在于, 具有下述存储单元阵列将上述n沟道型场效应晶体管和上述p沟道型场效应晶体管中 的一方作为用作描绘非滞后曲线或伪非滞后曲线的场效应晶体管的控制晶体管来使用,将上述n沟道型场效应晶体管和上述p沟道型场 效应晶体管中的另一方作为用作描绘滞后曲线的场效应晶体管的存 储晶体管来使用,将把上述控制晶体管的漏极端子与上述存储晶体管的栅极端子 连接的电路作为l个电路单位,将该电路单位规则地纵横排列。
7.根据权利要求4或5所述的半导体集成电路,其特征在于,含有上述n沟道型场效应晶体管及/或上述p沟道型场效应晶体 管,场效应晶体管是进行逻辑运算动作、存储写入动作及存储保持动 作的晶体管,含有上述n沟道型场效应晶体管时,逻辑运算时间带中,与时间和该n沟道型场效应晶体管的栅极-p 型衬底区域间电位差电压在第1电压和第2电压之间的适宜低压状态 或高压状态对应,漏极-源极间电阻取高电阻状态和低电阻状态,该高 电阻状态时,上述n沟道型场效应晶体管被视为为截止状态,该低电 阻状态时,上述n沟道型场效应晶体管为导通状态,并且决定追随源 极电位高低的漏极电位的高低,存储写入动作时,上述栅极-p型衬底区域间电位差电压在存储 写入动作开始之前为上述第2电压时,进一步使该栅极-p型衬底区域 间电位差电压由上述第2电压变为上述第4电压,上述栅极-p型衬底 区域间电位差电压在存储写入动作开始之前为第1电压时,进一步使 该栅极-p型衬底区域间电位差电压由第1电压变为第3电压后进行存 储写入,然后将该栅极-p型衬底区域间电位差电压设定为作为第3电 压和第4电压之间合适的固定电压值的第9电压,同时使上述源极电 位为零或近似零的值或者开路,存储保持时间带中,将上述栅极-p型衬底区域间电位差电压保 持为上述第9电压,且将上述源极电位保持为零或近似零的值或者开 路,将存储写入动作之前的上述漏极-源极间电阻状态的高低作为2 值数字来存储,逻辑运算再开始时,使上述源极电位返回到存储写入动作开始之前的逻辑运算时间带中的值,由此,存储保持时间带中存储的上述漏极-源极间电阻低时,即上述n沟道型场效应晶体管中存储了导通状态 时,追随逻辑运算再开始时恢复的上述源极电位高低的漏极电位的高 低得到重现,存储保持时间带中存储的上述漏极-源极间电阻高时,即 上述n沟道型场效应晶体管中存储了截止状态时,上述n沟道型场效 应晶体管继续为截止状态,由此,上述n沟道型场效应晶体管为导 通.截止中任意情况时,存储写入动作之前的漏极电位都得到重现,该 漏极电位供给后级的某个晶体管的栅极-衬底区域间电位差电压,将其 作为初始状态再开始逻辑运算;含有上述p沟道型场效应晶体管时,逻辑运算时间带中,与时间和该p沟道型场效应晶体管的栅极-n 型衬底区域间电位差电压取第5电压和第6电压之间的适宜低压状态 或高压状态对应,漏极-源极间电阻取低电阻状态和高电阻状态,该低 电阻状态时,上述p沟道型场效应晶体管为导通状态,并且决定追随 源极电位高低的漏极电位的高低,该高电阻状态时,上述p沟道型场 效应晶体管被视为为截止状态,存储写入动作时,上述栅极-n型衬底区域间电位差电压在存储 写入动作开始之前为上述第5电压时,进一步使该栅极-n型衬底区域 间电位差电压由上述第5电压变为上述第7电压,上述栅极-n型衬底 区域间电位差电压在存储写入动作开始之前为第6电压时,进一步使 该栅极-n型衬底区域间电位差电压由第6电压变为第8电压后进行存 储写入,然后将该栅极-p型衬底区域间电位差电压设定为作为第7电 压和第8电压之间合适的固定电压值的第10电压,同时使上述源极 电位为零或近似零的值或者开路,存储保持时间带中,将上述栅极-n型衬底区域间电位差电压保持为上述第10电压,且将上述源极电位保持为零或近似零的值或者开路,由此将存储写入动作之前的上述漏极-源极间电阻状态的高低作为2值数字来存储,逻辑运算再开始时,使上述源极电位返回到存储写入动作开始之前的逻辑运算时间带中的值,由此,存储保持时间带中存储的上述漏 极-源极间电阻低时,即上述p沟道型场效应晶体管中存储了导通状态 时,追随逻辑运算再开始时恢复的上述源极电位高低的漏极电位高低 得到重现,存储保持时间带中存储的上述漏极-源极间电阻高时,即上 述P沟道型场效应晶体管中存储了截止状态时,上述p沟道型场效应 晶体管继续为截止状态,由此,上述p沟道型场效应晶体管为导通.截 止中的任意情况时,存储写入动作之前的漏极电位都得到重现,该漏 极电位供给后级的某个晶体管的栅极-衬底区域间电位差电压,由此将 其作为初始状态再开始逻辑运算。
8. 根据权利要求7所述的半导体集成电路,其特征在于, 含有多个上述n沟道型场效应晶体管或多个上述p沟道型场效应晶体管,含有上述n沟道型场效应晶体管时,该n沟道型场效应晶体管 中至少1个场效应晶体管利用上述第1非滞后曲线或上述第1滞后曲 线、和上述第2滞后曲线这两者的特性,含有上述p沟道型场效应晶体管时,该p沟道型场效应晶体管 中至少1个场效应晶体管利用上述第2非滞后曲线或上述第3滞后曲 线、和上述第4滞后曲线这两者的特性。
9. 根据权利要求7所述的半导体集成电路,其特征在于,含有 2个以上上述n沟道型场效应晶体管,该n沟道型场效应晶体管中至 少1个场效应晶体管利用上述第1非滞后曲线或上述第1滞后曲线的 特性,其他的至少1个场效应晶体管利用上述第2滞后曲线的特性。
10. 根据权利要求7所述的半导体集成电路,其特征在于,含有 2个以上上述p沟道型场效应晶体管,该p沟道型场效应晶体管中至 少l个场效应晶体管利用上述第2非滞后曲线或上述第3滞后曲线的 特性,其他的至少1个场效应晶体管利用上述第4滞后曲线的特性。
11. 根据权利要求7所述的半导体集成电路,其特征在于,分别 含有多个上述n沟道型场效应晶体管和上述p沟道型场效应晶体管这 2种场效应晶体管,上述n沟道型场效应晶体管中至少1个场效应晶体管利用上述第1非滞后曲线或上述第1滞后曲线的特性,上述p沟道型场效应晶体管中至少1个场效应晶体管利用上述第4滞后曲线的 特性。
12. 根据权利要求7所述的半导体集成电路,其特征在于,分别 含有多个上述n沟道型场效应晶体管和上述p沟道型场效应晶体管这 2种场效应晶体管,上述n沟道型场效应晶体管中至少1个场效应晶 体管利用上述第2滞后曲线的特性,上述p沟道型场效应晶体管中至 少1个场效应晶体管利用上述第2非滞后曲线或上述第3滞后曲线的 特性。
13. 根据权利要求7所述的半导体集成电路,其特征在于,含有 多个上述n沟道型场效应晶体管或多个上述p沟道型场效应晶体管,含有上述n沟道型场效应晶体管时,使该n沟道型场效应晶体 管中至少l个场效应晶体管的上述栅极-p型衬底区域间电位差电压只 在上述第1电压至第2电压的范围内变化,从而只利用上述第1非滞 后曲线或上述第1滞后曲线的特性,含有上述p沟道型场效应晶体管时,使该p沟道型场效应晶体 管中至少1个场效应晶体管的上述栅极-n型衬底区域间电位差电压只 在上述第5电压至第6电压的范围内变化,从而只利用上述第2非滞 后曲线或上述第3滞后曲线的特性。
14. 根据权利要求7所述的半导体集成电路,其特征在于,含有 多个上述n沟道型场效应晶体管或多个上述p沟道型场效应晶体管,含有上述n沟道型场效应晶体管时,使该n沟道型场效应晶体 管中至少l个场效应晶体管的上述栅极-p型衬底区域间电位差电压只 在上述第3电压至第4电压的范围内变化,从而只利用上述第2滞后 曲线的特性,含有上述p沟道型场效应晶体管时,使该p沟道型场效应晶体 管中至少l个场效应晶体管的上述栅极-n型衬底区域间电位差电压只 在上述第7电压至第8电压的范围内变化,从而只利用上述第4滞后 曲线的特性。
15. 根据权利要求7所述的半导体集成电路,其特征在于,具有 下述互补型电路元件分别含有多个上述n沟道型场效应晶体管和上述p沟道型场效 应晶体管这2种场效应晶体管,使该n沟道型场效应晶体管中至少1个场效应晶体管和该p沟 道型场效应晶体管中至少1个场效应晶体管的漏极端子之间连接、且 栅极端子之间连接。
16. 根据权利要求15所述的半导体集成电路,其特征在于,具 有下述互补型电路元件分别含有多个上述n沟道型场效应晶体管和上述p沟道型场效 应晶体管这2种场效应晶体管,至少l个上述n沟道型场效应晶体管利用上述第l非滞后曲线或 第1滞后曲线、和第2滞后曲线这2种,至少l个上述p沟道型场效应晶体管利用上述第2非滞后曲线或 第3滞后曲线、和第4滞后曲线这2种,无论是在逻辑运算时间带还是在存储保持时间带中,上述n沟道 型场效应晶体管和上述p沟道型场效应晶体管中, 一种场效应晶体管 的上述漏极-源极间电阻为高电阻状态时,另 一种场效应晶体管的上述 漏极-源极间电阻为低电阻状态。
17. 根据权利要求15所述的半导体集成电路,其特征在于,进 行NOT或NAND或NOR的逻辑运算,或者将它们组合的复合逻辑 运算。
18. 根据权利要求7所述的半导体集成电路,其特征在于, 含有多个上述n沟道型场效应晶体管或多个上述p沟道型场效应晶体管,具有至少1个能够根据控制端子的状态来选择输入端子和输出 端子导通状态和非导通状态的开关电路元件,和至1个2端子的电阻 元件,包含上述n沟道型场效应晶体管时,上述n沟道型场效应晶体管的栅极端子上连接了上述电阻元件的一个端子和上述开关电路元 件的输出端子,根据上述电阻元件的另一个端子的电位和上述开关电 路元件的控制端子的状态和该开关电路的输入端子的电位状态,逻辑运算时间带中,任意选择上述n沟道型场效应晶体管的栅极-p型衬底区域间电位差电压的高压状态和低压状态,存储写入动作时,上述n沟道型场效应晶体管的栅极-p型衬底 区域间电位差电压为高压状态时进一步提高该电压,或者上述栅极-p 型衬底区域间电位差电压为低压状态时进一步降低该电压;包含上述p沟道型场效应晶体管时,上述p沟道型场效应晶体 管的栅极端子上连接了上述电阻元件的一个端子和上述开关电路元 件的输出端子,根据上述电阻元件的另一个端子的电位和上述开关电 路元件的控制端子的状态和该开关电路的输入端子的电位状态,逻辑运算时间带中,任意选择上述p沟道型场效应晶体管的栅极-n型衬底区域间电位差电压的高压状态和低压状态,存储写入动作时,上述p沟道型场效应晶体管的栅极-n型衬底 区域间电位差电压为高压状态时进一步提高该电压进一步提高,或者 上述栅极-n型衬底区域间电位差电压为低压状态时进一步降低该电 压进一步降低。
19.根据权利要求7所述的半导体集成电路,其特征在于, 含有多个上述n沟道型场效应晶体管或多个上迷p沟道型场效 应晶体管,具有至少2个开关电路元件, 一个开关电路元件为导通状态时另 一个开关电路元件为非导通状态,包含上述n沟道型场效应晶体管时,上述n沟道型场效应晶体 管的栅极端子上连接了上述2个开关电路元件的输出端子,根据上述 2个开关电路元件的控制端子的状态和输入端子的电位,逻辑运算时间带中,任意选择上述n沟道型场效应晶体管的栅极 -p型衬底区域间电位差电压的高压状态和低压状态,存储写入动作时,上述n沟道型场效应晶体管的栅极-p型衬底区域间电位差电压为高压状态时进一步提高该电压进一步提高,或者 上述栅极-p型衬底区域间电位差电压为低压状态时进一 步降低该电压进一步降低;包含上述p沟道型场效应晶体管时,上述p沟道型场效应晶体管的栅极端子上连接了上述2个开关电路元件的输出端子,根据上述2个开关电路元件的控制端子的状态和输入端子的电位,逻辑运算时间带中,任意选择上述p沟道型场效应晶体管的栅极-n型衬底区域间电位差电压的高压状态和低压状态,存储写入动作时,上述p沟道型场效应晶体管的栅极-n型衬底 区域间电位差电压为高压状态时进一步提高该电压进一步提高,或者 上述栅极-n型衬底区域间电位差电压为低压状态时进一步降低该电 压进一步降低。
20. 根据权利要求18或19所述的半导体集成电路,其特征在于, 上述开关电路元件含有上述n沟道型场效应晶体管或上述p沟道型场 效应晶体管,这些场效应晶体管作为描绘非滞后曲线或伪非滞后曲线 的场效应晶体管来使用。
21. 根据权利要求1至20中任一项所述的半导体集成电路,其 特征在于,栅绝缘结构体含有铁电体。
22. 根据权利要求21所述的半导体集成电路,其特征在于,栅 绝缘结构体包含在p或n型衬底区域上层叠的绝缘体层以及在该绝缘体上层叠的铁电体层的2层结构。
23. 根据权利要求l至20任一项所述的半导体集成电路,其特 征在于,栅绝缘结构体在层中或界面上包含能够捕捉并保持束缚电荷 的绝缘体层。
24. 根据权利要求1至20任一项所述的半导体集成电路,其特 征在于,栅绝缘结构体包含能够捕捉并保持电荷的导体层。
全文摘要
为了能够不需要分别设置非易失性存储保持用途的场效应晶体管和逻辑运算用途的场效应晶体管的制造工序,将上述2个用途的场效应晶体管以同一结构制作在同一半导体衬底上,由栅绝缘结构体12中含有存储保持材料的n及p沟道型场效应晶体管构成半导体集成电路的存储电路和逻辑电路,通过控制栅绝缘结构体中含有存储保持材料的n及p沟道型场效应晶体管的栅极-衬底区域间施加的电压大小和施加定时,电切换逻辑运算状态和存储写入状态和非易失性存储保持状态。
文档编号H01L21/8246GK101194358SQ20068002059
公开日2008年6月4日 申请日期2006年4月13日 优先权日2005年4月22日
发明者酒井滋树, 高桥光惠 申请人:独立行政法人产业技术综合研究所
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