采用分布式低电压钳位器件的通路共用的高电压esd保护的制作方法

文档序号:7222736阅读:244来源:国知局
专利名称:采用分布式低电压钳位器件的通路共用的高电压esd保护的制作方法
技术领域
本发明涉及具有ESD保护的集成电路。
技术背景在集成电路(IC)的应用中,在一个设计中典型地使用不同的 电源域。例如液晶显示(LCD)驱动器、用于汽车应用的IC、电源管 理IC等等。经常在CM0S (互补金属氧化物半导体)技术中实现这些IC。这 些IC中的晶体管在不同的电压域中操作,从而必须具有不同的掺杂 浓度和不同的栅极厚度。在一个特定的电压域中,电压越高,最小晶 体管尺寸必须越大。为了保证晶体管不被电流峰值或电压峰值损坏,这种CMOS IC必 须防止静电放电(ESD)。各个晶体管的设计必须满足已知的ESD要求。关于所用的ESD 钳位器件,可以概括要求如下-每个电源域需要一个ESD保护。这意味着在两个电源轨(power rail)之间必须实现ESD通路,这在正ESD应力和负ESD应力情况下 是优选的。通常使用电源域中的一个作为基准,以及在基准电源域和 每个电源域之间构建ESD通路,从而提供整体ESD思想。通常,在 CM0SIC中,由于接地电源轨在芯片的各处都使用,所以把接地电源 轨(与衬底连接)作为基准。-进一步地,需要足够数量的钳位器件来保证电源布线 (routing)上的电压降不会太大以免给IC中的其它某处带来损坏。-每个钳位器件必须足够大用以传输ESD电流。-由于在不同电压域中采用不同钳位器件,因此设计变得困难 而且对所有类型的现有钳位器件是不可行的。在ESD思想中,除了电源轨之间的ESD通路,还必须提供从每 个IC插脚(外部端子)到适当电源轨的ESD通路。这里所描述的本 发明不影响ESD思想中用于插脚到轨道保护的部分,因此不进一步讨 论这个部分。这些要求产生以下两个问题。(1)芯片的一大部分面积被用于 ESD保护器件。(2) IC的电源布线和平面布局必须考虑ESD钳位器 件的最佳布局和连接。除了传统的设计规则,后者是必须遵守的附加 要求。通常使用电源域中的一个作为基准。通常如上所述,地线(衬 底)被用于这个目的。图1描述了这个"经典的"ESD思想,其中给 出了具有不同电压值的五个不同电源轨(V,到V5)。采用钳位器件 Cl到C4用以把每个电源轨钳位到衬底电源电压V,。另外,为了保 证从较低电源轨到较高电源轨存在短的ESD应力通路,可以采用二极 管。这个描述只是一个典型的实例。应该理解实际的实现依赖特定的 技术和所用电压的范围。在上下文中提到了用于较高电压域的钳位器件(例如,图1中 的钳位器件Cl)使用高电压器件,该高电压器件要求较大的面积。 另外,在设计布局中,每个钳位器件和/或二极管需要被放置几次。发明内容本发明的目的是提供一种集成电路,其中一方面,与传统的ESD 保护解决办法相比,减少了 ESD电路所需的芯片面积,以及另一方面, 满足了 ESD保护要求(标准)。本发明的目的是提供改良的和更灵活的ESD保护方案。根据权利要求1的集成电路(IC)实现了这些方面及其它目的。 在独立的权利要求中给出了进一步有利的实现。根据本发明,给具有几个不同电压轨的集成电路提供了新颖而 且有创造性的片上ESD保护电路。片上ESD保护电路至少包括一组 ESD钳位器件。如果集成电路中有具有不同电源电压值的n个不同电 压轨,则这组ESD钳位器件就包括n-1个ESD钳位器件。该n-1个ESD钳位器件被布置为梯状结构,其中所述n-1个ESD钳位器件中的 一个被插入所述n个电源轨中的每一个和具有其次较低电压的各个 电源轨之间。由于ESD钳位器件的梯状结构,在所述n个电源轨中的 每一个和具有其次较低电压的电源轨之间提供了直接的ESD电流通路。这个通路不通过ESD基准线,因此较短。根据本发明的优选实施例,具有多组ESD钳位器件并且ESD钳 位器件被分布在所述的集成电路上。在有利的实现中,在ESD的情况下确立了轨道间电流通路。这 些轨道间电流通路从所述n个电源轨中的任何一个或者直接流到具 有其次较低电压的各个电源轨或者流到具有其次较高电压的各个电 源轨。连同详细的描述,提出了进一步有利的实施例。


为了更全面的描述本发明和为了描述本发明的进一步目的和优点,结合附图参考以下描述,其中图1是利用ESD基准电源域的传统ESD保护方案的示意图;图2A是根据本发明的第一实施例的有创造性的轨道间ESD钳位器件的梯状布置的示意布局示图;图2B是图2A的发明梯状布置的不同示图。图3是根据本发明的第二实施例的具有几组轨道间ESD钳位器件的发明的分布式梯状布置的示意图;图4是根据本发明的第三实施例的发明的轨道间ESD钳位器件的梯状布置的示意布局示图。
具体实施方式
静电放电(ESD)是处于不同的静电电位的两个物体间的静电电 荷的一次性、快速、大电流转移。如果这个大电流转移超过了制造工 艺的最大额定值,它将损坏IC中的元件。另外,如果大电流产生的 电压降超过制造工艺的最大额定值,它也将损坏IC中的元件。因此典型地给集成电路提供具有几个ESD钳位器件的片上ESD 保护电路。结合图2A描述本发明的第一实施例。该图示出集成电路10的 片上ESD保护电路的示意图。集成电路10包括n=5个不同的电压轨。 在集成电路10的正常操作过程中,如图所述,确立/提供电压V,到 V5。为了当前描述的目的,假设V^V2〈V^V,V5。『5个不同的电压轨 定义了 n个不同的电源域。本发明的片上ESD保护电路的特征在于几个轨道间的钳位器件 Cl到C5的所谓的梯状布置。如图2A所述,集成电路10包括至少一 组ESD钳位器件Cl到C4。每组包括n-1个ESD钳位器件。也就是在 本实施例中,仅需要四个ESD钳位器件C1到C4。显然使用表达"梯状布置"是用来在示意图中描述钳位器件的 布置(比较图2A)。在实际实施例中,由于电源轨一般不是平行地 伸展而且由于整体的布局经常是折叠的,因此集成电路内的单个钳位 器件的布置可能不是梯状布置。图2B中示意描述了本发明的更实际 的例子。为了表示在示意布局(比较图2A)中电压轨用作梯子的水平延 展而ESD钳位器件C1到C4用作梯子的垂直杆或柱,使用了短语"梯 状布置"。梯状结构的特征在于n-l个ESD钳位器件中的一个被插入n个 电源轨中的每个之间。在本实施例中,ESD钳位器件Cl被插入电源 轨V1和V2之间;ESD钳位器件C2被插入电源轨V2和V3之间;ESD 钳位器件C3被插入电源轨V3和V4之间;ESD钳位器件C4被插入 电源轨V4和V5之间。因此,由于各个ESD钳位器件使两个相邻的轨 道连接,所以它们也被称为轨道间钳位器件。在本文中,术语相邻被 用来说明电压/电势相邻而不必是位置相邻。根据本发明,轨道间钳位器件Cl到C4定义了 n个电压轨中的 任何一个和具有其次较低电压的电压轨之间的ESD电流通路。因此,该保护方案还被称为轨对轨保护方案。ESD钳位器件被设计来使得它们不影响集成电路10或20的正常操作。也就是说,在正常的电源操作的情况下,每个ESD钳位器件是截止的(不传导电流)。然而,在ESD的情况下,ESD钳位器件被触 发并且确立ESD电路通路。请注意在传统的ESD电路中,诸如图l所描述的电路,至少高 电压ESD钳位器件需要用来保护高电压轨。根据本发明,由于轨道间 钳位器件只是处理相邻电源轨的相对电压差,所以不再需要高电压 ESD钳位器件。(ESD钳位器件必须保持相对于衬底的高电压差,但 是不经过器件端子)。通过实例的方式,现在说明相对于现有技术解 决办法的区别。如果假设下面的电压V广0V、 V2=5V、 V3=8V、 V4=15V和V5=20V,那么图1中的钳位器件必须能够承受以下电压CI: 20V; C2: 15V; C3: 8V; C4: 5V。图2A中的钳位器件只须能够承受以下电压CI: 5V; C2: 3V; C3: 7V; C4: 5V 。首先,需要较小的钳位器件以及较少类型的钳位器 件。其次,每个钳位器件上的电压仅仅被相邻轨道的相对电压差定义。这意味着电压更低。因此,不再需要高电压钳位器件。提出重要的另一方面。在图1的实现过程中,需要四种不同类型的钳位器件(一个20V、 一个15V、 一个8V和一个5V),而在图 2A的实施例的情况下,只需三种不同类型的钳位器件(一个3V、两 个5V、 一个7V)。因此,根据本发明的ESD保护电路是更简单、更容易理解且更 灵活的。如果相邻轨道之间的相对电压梯度相等(例如,V产0V、V^2V、 V3=4V、 V^6V和Vs-8V),则只需要一种类型的钳位器件(即只需2V 的钳位器件)。图3中描述了进一步的实施例。该图示出集成电路20的片上ESD 保护电路的示意图。集成电路20包括n-4个不同的电压轨。在集成 电路10的操作过程中,如图所述,确立/提供电压Vi到V4。为了当 前描述的目的,假设V卜V^V^V4。 r^4个不同的电压轨定义了 n二4个 不同的电源域。ESD保护电路包括m-3个组21、 22、 23。组21和组 22每个都包括三个ESD钳位器件Cl到C3。组23只包括钳位器件Cl 和C2。还在图3中,ESD钳位器件被布置为梯状结构,其中n-l个ESD钳位器件中的每一个被插入n二3个电源轨中的每两个之间。因此,ESD电流通路被定义在所述n:3个电源轨中的每一个和具有其次较低电压的电源轨之间。图3还被称为具有水平分布的ESD钳位器件的梯状布置。 关于图2A和2B所述的所有其它方面也应用在图3的实施例的情况中。图4中描述了进一步的实施例。该图示出集成电路30的片上ESD 保护电路的示意图。集成电路30包括11=5个不同的电压轨。在集成 电路10的操作过程中,如图所述,确立/提供电压V,到V5。为了当 前描述的目的,假设V^OV、 V2=5V、 V3=10V、 V4=15V和V5=25V。注意 W和Vs之间的电压差是IOV。同图2A类似,ESD保护电路只包括一组钳位器件Cl到C4。该 组包括四个ESD钳位器件Cl到C4。由于对于较低的四个电压轨,电 压梯度是相同的(AV=5V),所以可以使用相同类型的ESD钳位器件。 由于电压轨V4和Vs之间的电压差是其它电压轨间的电压差的二倍, 所以该ESD钳位器件可以通过串联两个ESD钳位器件来得到。在这里, 两个轨道之间的两个或更多个ESD钳位器件的这种组合被称为堆叠 串联连接。关于图2A、 2B和3所述的所有其它方面也应用在图4的实施例 的情况中。根据本发明的钳位器件是所谓的隔离的钳位器件,其中没有任 何器件的端子与衬底连接。栅极向上(gate-up)结构的PMOS晶体管 非常适合。在这种情况下PMOS晶体管基体(bulk)处于高电位。优 选地,如果集成电路的衬底是P-,则PMOS晶体管在n阱内是适合的。根据本发明,丽OS晶体管优选地只被用作最底部的器件(例如, 作为ESD钳位器件C1)。那么NMOS晶体管处于p—衬底中的p阱内。通常,NMOS ESD钳位器件具有骤回击穿(snapback)行为。如 果在相同的电源域内使用它们,将阻止并联连接的钳位器件之间的 ESD电流的水平共用。因此,建议只使用不表现或几乎不表现骤回击 穿现象的钳位器件,例如PMOS或触发顧OS钳位器件。除了 PM0S或NM0S晶体管,还可以使用稳压二极管或双极晶体 管作为ESD钳位器件。本发明的一个优点是,可以使每个电源域或每个电源域的电压 水平的ESD思想最优化。在某些电源域之间可以比在其它电源域之间 使用更多的钳位器件(比较图3)。由于在相同轨道对之间并联布置几个ESD钳位器件,所以使用 两组或多组钳位器件(例如,比较图3)的本实施例是有利的。在ESD 的情况中,共用几个ESD钳位器件。因此,减少了电阻率,从而可以 使用较小的钳位器件。钳位器件CI-C4是低电压钳位器件,优选地被设计为电压小于IOV。图3的实施例的另一个优点是在ESD的情况下,ESD钳位器件的 寄生电容吸收了一些应力。由于多个ESD钳位器件被并联布置,寄生 电容典型地大于现有技术的ESD保护电路的寄生电容。这意味着非常 快的脉冲进入寄生电容。这就给ESD钳位器件更多的时间用来触发和 确立ESD电流通路,以及有助于同时触发的更好电压分布。现有技术方法通常使用集成电路的地线(衬底)作为基准(图1 中V)。然而,在当前的CMOS实现过程中,由于为了抑制噪声优选 高阻衬底,所以衬底不再是良导体。因此,大ESD电流会在基准线上 产生电压降。由于不再具有基准线,所以采用本发明可以避免这个问 题。因此,发明的ESD保护方案还被称为"无基准电路"。如果根据本发明,每个ESD钳位器件在给定的ESD峰值电流具 有最大钳位电压,而这个电压低于IC内的被保护器件的击穿电压, 那么ESD保护电路会确切地和可靠地工作。放电脉冲被安全地转移并 且不会破坏或损坏IC的电路系统。只有在静电放电的情况下,根据本发明的ESD钳位器件会变为 "有效的"。在正常的电源操作情况下,这些ESD钳位器件是截止的。本发明的突出优点之一是当同时提供一个至少与传统集成电路 中的ESD保护同样良好和可靠的ESD保护时,本发明节省了芯片面积。 本发明要求较少的和/或较小的ESD钳位器件以及由于需要较少类型的ESD器件,所以设计不再那么复杂。由于ESD钳位器件是低电压的, 所以它们还变得更简单。从ESD角度看,布局规划和电源布线更简单 了。
下面描述本发明的进一步优点和方面
- 如果只有一组ESD钳位器件,如上所述,ESD电流通路在"垂直 方向"共用(例如,比较图2A)。例如,图2A中的钳位器件C3被 用于以下通路.'V5 V3、 V5 V2、 Vs《V4 V3、 V4 V2、 K。这意味着 图2A中的单组ESD钳位器件可以替代图1的CI-C4的所有元件。并 且由于根据本发明只需要低电压ESD钳位器件,所以图2A的所有器 件所占据的芯片面积与图1中的高电压钳位器件C1所需要的芯片面 积几乎相等。这个实例很好地示出面积节省是非常突出的。
- 如果采用多组ESD钳位器件(例如,见图3),由于在每两个轨 道之间有多个并列的ESD钳位器件,所以也在"水平方向"共用ESD 通路。这些并联的ESD钳位器件分担ESD电流。由于这些ESD钳位器 件一起工作,所以它们可以更小,因此进一步节省了芯片面积。
- 梯状通路(例如,V5到V1)上的ESD钳位器件不必彼此紧邻放 置,也就是说,它们可以是分布式的。这给予了集成电路的布局设计 和平面设计更大的灵活性。
- 当在梯状通路(例如V5到VI)上有ESD应力时,中间的电压轨 (V4、 V3、 V2)和两个基准之间的任何其它寄生电容被加到梯状通路
的有效寄生电容上。这个有效寄生电容有助于在下一个钳位器件级上 分布ESD应力电流。
- 在本发明中所用的低电压ESD钳位器件示出比高电压ESD钳位 器件更好的ESD行为(更好地控制击穿和骤回击穿电压)。
- 低电压PM0S晶体管表现了非常低的骤回击穿电压,因此适合本 思想。可以触发和控制低电压麵0S晶体管用于所要求的低骤回击穿 电压。
- 由于低电压钳位器件众所周知并且一开始就是现成的,因此对 于新的集成电路高电压过程的发展,使用类似这里提出的依靠低电压 ESD钳位器件的ESD思想也是有利的。在附图和说明书中己经阐述了本发明的优选实施例,虽然使用 了特定的术语,但是如此给出的描述使用了只是普通和描述意义的术 语,而并不是为了限制的目的。
权利要求
1.一种集成电路(10;20;30),包括n个不同的电压轨(Vn到V1),其中n是大于2的整数,从而定义了n个不同的电源域,还包括片上ESD保护电路,其中所述ESD保护电路至少包括一组(21,22,23)ESD钳位器件(C1-C4),每个这种组(21,22,23)包括n-1个ESD钳位器件(C1-C4),所述n-1个ESD钳位器件(C1-C4)以梯状结构布置,所述梯状结构的特征在于所述n-1个ESD钳位器件中的一个被插入所述n个电源轨(V5到V1)中的每一个和具有其次较低电压的各个电源轨之间,从而定义了所述n个电源轨中的每一个和具有其次较低电压的电源轨之间的ESD电流通路,并且其中在所述集成电路(10;20;30)的正常的电源操作情况下,每个所述的ESD钳位器件(C1-C4)是截止的。
2. 根据权利要求1的集成电路(10; 20; 30),其具有多组(21, 22, 23) ESD钳位器件(Cl-C4),其中ESD钳位器件被分布在所述 集成电路(10; 20; 30)上。
3. 根据权利要求1或2的集成电路(10; 20; 30),其中在ESD 的情况下,ESD电流通路是从所述n个电源轨(Vs到Vj中的任何一 个或者流到具有其次较低电压的各个电源轨或者流到具有其次较高 电压的各个电源轨的轨道间电流通路。
4. 根据权利要求1或2的集成电路(10; 20; 30),其中在ESD 的情况下,为了防止所述集成电路(10; 20; 30)中的损坏,n个电 源轨(Vs到中的任何轨道之间的电压差被保持低于一个给定的阈 值电压。
5. 根据权利要求1或2的集成电路(10; 20; 30),其中所述钳位器件是低电压钳位器件(C1-C4),优选地被设计为电压低于IOV。
6. 根据权利要求1或2的集成电路(10; 20; 30),其中所述 片上ESD保护电路是ESD无基准电路。
7. 根据权利要求1或2的集成电路(10; 20; 30),其中所述ESD电流通路在两个方向上工作,即从具有低电压的第一电源轨到具 有其次较高电压的下一个电源轨以及从第一电源轨到具有其次较低电压的下一个电源轨。
8. 根据权利要求1或2的集成电路(10; 20; 30),其中,所 述梯状结构的特征在于所述ESD钳位器件(CI-C4)用作各个梯子的 垂直元件以及所述电源轨(Vs到VJ用作梯子的水平元件。
9. 根据权利要求1或2的集成电路(10; 20; 30),其中所述 梯状结构的特征在于所述ESD钳位器件(Cl-C4)被垂直堆叠。
10. 根据前述的权利要求中之一的集成电路(10; 20; 30),其中如果没有一个端子与所述集成电路(10; 20; 30)的衬底连接,则所述ESD钳位器件是隔离器件。
11. 根据权利要求1到9中之一的集成电路(10; 20; 30), 其中在ESD的情况下,共用多个所述的ESD钳位器件。
12. 根据权利要求1到9中之一的集成电路(10; 20; 30), 其中PM0S晶体管用作ESD钳位器件,所述的PM0S晶体管的栅极端子 与高电位基体连接。
13. 根据权利要求12的集成电路(10; 20; 30),其中所述PM0S 晶体管处于n阱内。
14. 根据权利要求12的集成电路(10; 20; 30),包括至少一个醒0S晶体管,所述腿0S晶体管用作最底部的ESD钳位器件。
15. 根据权利要求14的集成电路(10; 20; 30),其中所述醒0S 晶体管处于p阱内。
16. 根据前述的权利要求中之一的集成电路(10; 20; 30), 其中所述ESD钳位器件(CI-C4)是骤回击穿电压足够小从而能在并 联连接的钳位器件之间良好共用通路的器件。
17. 根据权利要求1或2的集成电路(10; 20; 30),其中在 ESD情况期间,触发多组(21、 22、 23) ESD钳位器件(CI-C4)。
18. 根据权利要求1或2的集成电路(10; 20; 30),每个电 压轨(V5到V,)包括多个ESD钳位器件(CI-C4)。
全文摘要
公开了一种集成电路(20),包括几个不同电压轨(V<sub>5</sub>到V<sub>1</sub>)和片上ESD保护电路。ESD保护电路至少包括一组(21,22,23)ESD钳位器件(C1-C4)。ESD钳位器件(C1-C4)以梯状结构布置。这种梯状结构的特征在于ESD钳位器件中的一个被插入每个电源轨(V<sub>5</sub>到V<sub>1</sub>)和具有其次较低电压的各个电源轨之间。由于这种布置,ESD电流通路被定义在每一个电源轨和具有其次较低电压的电源轨之间。在集成电路(20)正常电源操作的情况下,ESD钳位器件(C1-C4)是截止的。
文档编号H01L27/02GK101228629SQ200680026562
公开日2008年7月23日 申请日期2006年7月17日 优先权日2005年7月22日
发明者法布里斯·勃朗, 泽利科·姆尔查利察 申请人:Nxp股份有限公司
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