专利名称：：利用通孔塞消除负载效应的方法
技术领域：
：本发明涉及集成电路及其半导体器件的制造方法。更具体而言，本发明提供用于集成电路制造的蚀刻工艺的方法和装置。通过示例性实施例，本发明已应用于双嵌入式的形成并减少通常与图案分集相关的负载效应。但是，应该认识到，本发明具有相当广泛的应用范围。
背景技术：
：集成电路或"IC"已经从在单一珪晶片上制造的少数互连器件发展到数百万的器件。当前的IC提供的性能以及复杂性远超过当初的想象。为了实现在复杂性和电路密度(即能够封装在给定芯片区域上的器件的数量)方面的改进，也被称为器件"几何图形"的最小器件特征的尺寸随着每一代的IC而变得越来越小。如今，半导体器件被制成具有小于四分之一微米宽的特征。增加电路密度不仅改进了IC的复杂性和性能，而且还为消费者提供了更低成本的部件。IC制造厂可能价值几亿、甚至几十亿美元。每一个制造厂将具有一定的晶片生产量，每一个晶片上具有一定量的IC。因此，通过使单个IC器件变得更小，可以在每一个晶片上制造更多的器件，从而增加制造厂的产量。使器件变小非常具有挑战性，因为IC制造中使用的每一个工艺都有局限性。也就是说，给定的工艺通常仅工作至一定的特征尺寸，然后需要改变该工艺或器件布图。这种局限性的实例是用于通过低成本和高效率方式制造集成电路的化学干蚀刻工艺。集成电路的制造涉及多种工艺。例如这些工艺具体包括晶片生长、光刻、摻杂、氧化、沉积、蚀刻移除以及外延生长。半导体器件和电路在用作衬底的晶片上形成。通常，单晶衬底由具有晶体的单一材料制成，所述晶体由均在一个特定方向上排列的原子形成。晶片生产的过程通常涉及产生大的半导体材料晶锭、使晶锭配向、移除杂质、将晶锭切割成薄晶片和抛光切割的晶片。通常光刻工艺用于限定和使晶片的特定区域成形，以适合集成电路的特定设计。通常，布图设计被用于产生光掩模(或中间掩模图案，根据需要)。晶片表面通常覆盖有光刻胶层。然后通过光掩模使晶片曝光。在膝光后，利用化学过程移除膝光的光刻胶区域。结果，晶片含有清除区域(移除光刻胶的区域)和光刻胶阻挡区域。接着，实施仅影响清除区域的各种工艺(例如蚀刻、氧化、扩散等)。各种工艺完成之后，移除光刻胶材料。沉积是半导体制造中的另一种工艺。沉积通过沉积各种材料在绝缘体和互连层中提供连接。通常使用诸如化学气相沉积(CVD)和低压CVD(LPCVD)的技术。例如，沉积金属以提供低电阻的互连，使用多晶硅作为导体以及沉积介电材料以产生绝缘层。蚀刻是半导体制造中的另一种重要工艺。蚀刻涉及利用物理过程、化学过程或其组合从晶片表面除去所选区域。通常，蚀刻的目的是精确地再生掩模图案。为了实现该目的，通常希望蚀刻工艺在图案和深度方面具有高度的选择性，这通常通过化学干蚀刻来实现。化学干蚀刻通常涉及在等离子体中产生反应性物质、使这些物质扩散到待蚀刻材料的表面、这些物质吸附在表面上、表面上的这些物质反应形成挥发性物质、表面吸附副产物并使解吸的物质扩散进入气体中。存在完成这些步骤的多种干蚀刻系统。例如，干蚀刻系统包括桶式蚀刻机、下游式蚀刻机、平行电极(平面)反应器蚀刻机、堆叠平行电极蚀刻机、六极管组(hexodebatch)蚀刻机、磁控管离子蚀刻机等。在多种蚀刻工艺中，双嵌入式蚀刻是最难的一种.由于与双嵌入有关的复杂性，因此蚀刻和剥离过程的标准通常严格。例如，该工艺通常需要在蚀刻以及后续等离子体光刻胶剥离过程中避免在通孔底部上暴露铜，以保持接触沉陷。通常，误差容限一般非常小。在过去，传统技术在制造过程中采用深紫外线光吸收氧化物(DUO)材料来填充通孔。例如，DUO材料在本申请中用作牺牲层。与利用DUO材料相关的一个挑战是减少或消除由图案分集所引起的负载效应。不幸的是，传统技术通常对于半导体的许多制造要求是不够的.例如，在传统技术中使用的DUO材料通常导致过多的负栽效应。通过以下全面描述的本发明至少部分克服了传统技术的这些和其它缺点。因此，需要一种用于半导体制造工艺的改进方法和系统。
发明内容本发明涉及集成电路及其半导体器件的制造方法。更具体而言，本发明提供用于集成电路制造的蚀刻工艺的方法和装置。通过示例性实施例，本发明已应用于双嵌入式的形成.但是，应该认识到，本发明具有相当广泛的应用。根据实施方案，本发明提供一种加工负栽效应减少的集成电路的方法。该方法包括提供村底的步骤，该衬底的特征在于第一厚度。该方法还包括形成覆盖衬底的中间金属介电层的步骤。中间金属介电层的特征在于第二厚度。该方法还包括形成覆盖中间金属介电层的第一光刻胶层的步骤。第一光刻胶层与第一图案相关。另外，该方法包括形成至少部分位于中间金属介电层内部的笫一通孔的步骤。第一通孔的特征在于第一深度。该方法还包括移除第一光刻胶层的步骤。该方法还包括形成通孔塞的步骤。通孔塞位于第一通孔内部。通孔塞的特征在于第一多维度。第一多维度包括第一高度和第一宽度。笫一高度小于或等于第一深度。另外，该方法包括形成覆盖第一通孔的氧化物层的步骤。此外，该方法包括形成覆盖氧化物层的第二光刻胶层的步骤。第二光刻胶层与第二图案相关，该方法还包括形成至少部分位于中间金属介电层内部的第二通孔的步骤。第二通孔的特征在于第二多7维度。第二多维度包括第二深度和第二宽度.第二深度小于第一深度。第二宽度小于第一宽度。该方法还包括移除通孔塞和第二光刻胶层的步猓。根据另一个实施方案，本发明提供一种部分加工(partiallyprocess)集成电路。该部分加工集成电路包括衬底，该衬底的特征在于第一尺寸。该部分加工集成电路还包括覆盖衬底的中间金属介电层。中间金属介电层包括第一通孔。第一通孔的特征在于第一深度。该部分加工集成电路还包括第一通孔内的通孔塞位置。第一通孔塞位置的特征在于第一高度和第一宽度。第一高度小于第一深度.另外，该部分加工集成电路包括覆盖通孔塞位置的填充层。填充层包括填充部分和覆盖部分(blanketportion)。填充部分位于通孔塞位置内。覆盖部分的特征在于第二宽度。第二宽度大于第一宽度。根据本发明的又一个实施方案，本发明提供一种部分加工集成电路。该部分加工集成电路包括衬底，该衬底的特征在于第一尺寸。该部分加工集成电路还包括覆盖衬底的中间金属介电层。中间金属介电层包括第一通孔。第一通孔的特征在于第一深度。该部分加工集成电路还包括第一通孔内的通孔塞位置。第一通孔塞位置的特征在于第一高度和第一宽度。第一高度小于第一深度。另外，该部分加工集成电路包括位于通孔塞位置内的通孔塞。通孔塞的特征在于第一高度。第一高度小于所述第一深度。另外，该部分加工集成电路包括覆盖通孔塞位置的氧化物层。氧化物层包括填充部分和覆盖部分。第一部分位于第一通孔内并覆盖通孔塞。覆盖部分覆盖第一通孔。覆盖部分的特征在于第二宽度，其中第二宽度大于第一宽度。此外，该部分加工集成电路还包括覆盖氧化物层的光刻胶层.光刻胶层包括至少一个开孑L。所述至少一个开孔的特征在于笫三宽度，其中第三宽度大于第一宽度。应该理解，是^L据本发明的半导体上的深度的均勾性减少了DUO负载效应。此外，本发明通过减少集成电路中图案分集来减少DUO负载效应。还应该理解的是，本发明具有广泛的应用。例如，在半导体制造中本发明允许更好的均匀性和一致性。参考以下详细说明和附图，可以更全面理解本发明的各种目的、特征和优点。图1A~1I是根据本发明的制造工艺过程中各阶段双嵌入式结构的部分的典型横截面侧视图。图2包括利用传统方法的部分加工集成电路的图。图3包括根据本发明实施方案生产的部分加工集成电路的图。具体实施方式本发明涉及集成电路及其半导体器件的制造方法。更具体而言，本发明提供用于集成电路制造的蚀刻工艺的方法和装置。通过示例性实施例，本发明已应用于双嵌入式的形成。但是，应该认识到，本发明具有相当广泛的应用。在过去，传统技术在制造过程中采用深紫外光吸收氧化物(DUO)材料来填充通孔。例如，DUO材料在本申请中用作牺牲层。与利用DUO材料相关的一个挑战是减少或消除由图案分集所引起的负载效应。不幸的是，传统技术通常对于半导体的许多制造要求是不够的。例如，在传统技术中使用的DUO材料通常导致过多的负载效应。根据传统技术，DUO层厚度和均匀性是在嵌入加工过程中的重要特征。通常，通孔图案区域中的DUO层厚度小于空白区域的厚度，因为部分DUO填充在通孔中。当通孔深和密集时，这种厚度差异通常较大。例如DUO层厚度差异可大于1200A。DUO层厚度差异给半导体制itit成许多问题。因此，需要消除或减少DUO层厚度差异的技术.根据本发明的特定实施方案，本发明通过在半导体制造过程中利用通孔塞来减少DUO层厚度差异。此外，本发明减少由图案分集所引起的负载效应。根据本发明的方法和系统在图1A~1I中图示说明并在下文中进行说明。这些图解仅提供实施例并且不应该不当地限制权利要求的范围，4^5域技术人员将认识到许多变化、替代和修改.图1A1I提供了根据本发明一些实施方案实施的双嵌入式工艺的实施例。例如，本发明在蚀刻过程中提供通孔塞以减少负载效应。应该理解的是，下文所描述的各个步骤对于各种应用可以添加、移除、置换、重复或部分重复，这些步骤不应该限制权利要求的范围.图1A是说明根据本发明实施方案的待加工的双嵌入式结构的部分的简化图。该图仅是实施例，不应该不当地限制权利要求的范围.本领域技术人员将认识到许多变化、替代和修改.结构10包括导电区域100。导电区域100的材料取决于制造工艺和应用。例如，导电区域100基本由铜制成。在导电区域100上覆盖绝缘层110。在绝缘层110上是中间金属介电(IMD)层120。例如，IMD层120由低k碳掺杂二氧化珪组成。结构10包括在IMD层上的停止层(或硬掩模层)140。例如，停止层140由氮化硅(例如Si3N4)或氮氧化硅(例如SiON)组成。在停止层140上M抗反射涂层(BARC)160。例如BARC层160通常由有机材料制成，以减少在限定通孔的后续光刻图案化过程中所不希望的;5L^射。如图lA所示，通孔包括通孔图案190。在BARC层160上是光刻胶(PR)层180。根据应用，可以使用特定类型的PR层。例如，深紫外(DUV)光刻胶被用于使通孔图案化，包括利用具有小于约250nm波长的激发辐射源，以暴露光刻胶层180。仅仅作为实例，光刻J^180可以是任意常规的DUV,所述任意常规的DUV例如包括包含光产酸的化学放大光刻胶。其它的材料也可以用作PR层。例如，商业上可利用的光刻胶包括PMMA和聚丁烯砜。根据特定实施方案，制备结构10用于蚀刻。例如，通过蚀刻工艺来形成通孔图案190。图1B是说明根据本发明实施方案的部分加工集成电路的简化图。该图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改。如图1B所示，结构10已经被部分加工。在一些加工之后，结构10包括通孔200,其被各向异性蚀刻通过BARC层160、停止层140和IMD层120的厚度，以产生紧密连通下层导电区域100的开口.例如，各向异性蚀刻通常通过传统等离子体反应离子蚀刻(RIE)工艺来实施.在各向异性蚀刻之后，移除光刻胶层180和BARC层160。例如，光刻胶层180和BARC层化0可以通过湿化学法等离子体蚀刻工艺来移除.通常，现有技术再次填充通孔以准备第二蚀刻过程。相反，根据本发明的特定实施方案，实施额外过程以形成可用于消除或减少负栽效应的通孔塞。图1C是说明根据本发明实施方案沉积特定材料至部分加工半导体的简化图。该图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改。如图1C所示，牺牲层220保形地沉积在结构10的通孔200上。只是作为实施例，牺牲层220是可流动的有M料并且由光刻胶材料组成，该材料可以和用于后续使沟槽线孔图案化的DUV光刻胶材料相同。根据特定实施方案，可以使用旋涂法来涂覆光敏树脂材料以形成牺牲层220。牺牲层220用于产生通孔塞，该通孔塞可用于消除或减少负载效应。根据多个实施方案，移除部分牺牲层220。图1D是说明根据本发明实施方案加工半导体上的牺牲层以产生通孔塞的简化图。该图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改.如图1C所示沉积牺牲层220之后，蚀刻并部分移除牺牲层220。结果，形成通孔塞240。通孔塞240的尺寸根据应用而变化。通孔塞240填充部分或全部通孔200。例如，通孔塞240延伸在后续蚀刻的沟槽线孔的底部上方.例如，在回蚀刻过程中，蚀刻深度优选接近后续沟槽深度。实施回蚀刻，使得通孔200保持至少部分填充，包括至少部分覆盖通孔侧壁，从而形成如图1D所示的通孔塞240。只是作为实施例，通过传统RIE工艺来实施回蚀刻过程。通常，DUO层在双嵌入式工艺过程中被用于产生笫二通孔的蚀刻过程，该第二通孔不同于如前所述的第一通孔。DUO层通常被用于减少或消除负载效应。但是，应该理解的是，只有DUO层一般是不够的。图IE是说明根据本发明实施方案沉积在部分加工半导体上的DUO层的简化图。该图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改。如图1E所示，DUO层250保形地沉积在通孔塞240上以填充剩余的通孔200。只是作为实施例，使用传统旋涂法来形成DUO层250。如上所述，DUO层250的目的是消除或减少负载效应，并不用于蚀刻过程本身。需要光刻胶材料来形成通孔图案。图IF是说明根据本发明实施方案在部分加工半导体材料顶部上形成的光刻胶层的简化图。该图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改。在DUO层250顶部上，光刻胶层260(例如沟槽线光刻胶)沉积在DUO层250上。例如，光刻胶层260通过膝光和显影而被光刻图案化，从而在DUO层250上形成用于沟槽线形成的图案。才艮据特定实施方案，光刻胶是设计用于曝光和显影的DUV光刻胶。例如，光刻胶被设计用于涉及小于约250nm波长的蚀刻过程。例如，光刻胶层260材料类似于通孔塞240的材料。在形成光刻胶层260之后，准备再次蚀刻结构10。图1G是说明根据本发明实施方案已经被蚀刻超过两次的部分加工半导体的简化图。该图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改。利用蚀刻工艺来蚀刻穿过UDO层250、停止层140、部分通孔塞240和部分IMD层120。蚀刻过程的结果是形成通孔280。根据特定实施方案，利用传统蚀刻工艺.例如利用等离子体各向异性蚀刻工艺.在蚀刻过程之后，光刻胶层和部分蚀刻的通孔塞将被移除。图1H是说明根据本发明实施方案移除光刻胶和通孔塞之后的部分加工半导体的简化图。该图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改。在移除过程中，光刻胶和通孔塞均从结构10中移除。结果，形成清洁通孔。根据特定实施方案，光刻胶层和通孔塞由基本相同的材料制成，并因此容易同时移除。例如利用富氧等离子体来实施R旧灰化和清洗工艺，以移除通孔塞240和光刻胶层260。通常，在沟槽线孔280和通孔200的底部和侧壁上形成阻挡层，接着用金属填充，从而完成双嵌入式结构。例如，将铜填充到孔中.对于特定应用，实施化学机械抛光(CMP)来平坦化，如图ll所示。为了说明本发明的益处和优点，图2和3图示说明了比较蚀刻深度的实验结果。图2包括利用传统方法部分加工的集成电路的图像.更具体而言，图310表示晶片中心附近的蚀刻的晶片。图320表示晶片中心附近的双嵌入式蚀刻，图330表示晶片中心附近的蚀刻的晶片。图340表示晶片边缘附近的双嵌入式蚀刻。在实验期间，晶片中心附近的双嵌入式深度和蚀刻之间的差异测量为953埃.晶片中心附近的双嵌入式深度和蚀刻之间的差异测量为972埃。蚀刻深度范围测量为1032埃。应该理解的是，根据各种实施方案，本发明提供更加均匀的蚀刻深度。图3包括根据本发明实施方案生产的部分加工集成电路的图像。这些图仅是实施例，不应该不当地限制权利要求的范围。本领域技术人员将认识到许多变化、替代和修改。更具体而言，图350表示晶片中心附近的蚀刻的晶片.图360表示晶片中心附近的双嵌入式蚀刻。图370表示晶片中心附近的蚀刻的晶片.图380表示晶片边缘附近的双嵌入式蚀刻。在实验期间，晶片中心附近的双嵌入式深度和蚀刻之间的差异测量为317埃。晶片中心附近的双嵌入式深度和蚀刻之间的差异测量为536埃。蚀刻深度范围测量为595埃。如实验数据和图像所示，与现有技术相比，本发明在蚀刻深度方面提供了更好的均匀性。为了在本发明的实施方案和现有技术之间提供更好的比较，提供下表<table>tableseeoriginaldocumentpage13</column></row><table>根据实施方案，本发明提供一种加工负载效应减少的集成电路的方法。该方法包括提供衬底的步骤，该衬底特征在于第一厚度。该方法还包括形成覆盖衬底的中间金属介电层的步骤。中间金属介电层的特征在于第二厚度。该方法还包括形成覆盖中间金属介电层的第一光刻胶层的步骤.第一光刻胶层与第一图案相关。另外，该方法包括形成至少部分位于中间金属介电层内部的笫一通孔的步骤。第一通孔的特征在于第一深度。该方法还包括移除第一光刻胶层的步骤。该方法还包括形成通孔塞的步骤。通孔塞位于第一通孔内部。通孔塞的特征在于第一多维度。第一多维度包括第一高度和第一宽度。第一高度小于或等于第一深度。另外，该方法包括形成覆盖第一通孔的氧化物层的步骤。此外，该方法包括形成覆盖氧化物层的第二光刻胶层的步骤。第二光刻胶层与第二图案相关。该方法还包括形成至少部分位于中间金属介电层内部的第二通孔的步骤。第二通孔的特征在于第二多维度。第二多维度包括第二深度和第二宽度.第二深度小于第一深度。第二宽度小于第一宽度。该方法还包括移除通孔塞和第二光刻胶层的步骤。例如，由图1A1I所示的实施方案。根据另一个实施方案，本发明提供一种部分加工的集成电路。该部分加工集成电路包括衬底，该衬底的特征在于第一尺寸。该部分加工集成电路还包括覆盖衬底的中间金属介电层。中间金属介电层包括第一通孔。第一通孔的特征在于第一深度。该部分加工集成电路还包括第一通孔内的通孔塞位置。第一通孔塞位置的特征在于第一高度和第一宽度。第一高度小于第一深度。另外，该部分加工集成电路包括覆盖通孔塞位置的填充层。填充层包括填充部分和覆盖部分。填充部分位于通孔塞位置内。覆盖部分的特征在于第二宽度。第二宽度大于第一宽度。例如，由图1E所示的实施方案。根据本发明的又一个实施方案，本发明提供一种部分加工集成电路。该部分加工集成电路包括衬底，该衬底的特征在于第一尺寸。该部分加工集成电路还包括覆盖衬底的中间金属介电层。中间金属介电层包括第一通孔。第一通孔的特征在于第一深度。该部分加工集成电14路还包括第一通孔内的通孔塞位置。第一通孔塞位置的特征在于第一高度和第一宽度.第一高度小于第一深度.另外，该部分加工集成电路包括位于通孔塞位置内的通孔塞。通孔塞的特征在于第一高度。第一高度小于第一深度。此外，该部分加工集成电路包括覆盖通孔塞位置的氧化物层。氧化物层包括填充部分和覆盖部分。第一部分位于第一通孔内并覆盖通孔塞。覆盖部分覆盖第一通孔。覆盖部分的特征在于第二宽度。第二宽度大于第一宽度.此外，该部分加工集成电路还包括覆盖氧化物层的光刻胶层。光刻胶层包括至少一个孔。所述至少一个孔的特征在于第三宽度，其中第三宽度大于第一宽度.例如，由图1F所示的实施方案。应该理解的是，根据本发明半导体上的深度的均匀性减少DUO负载效应。此外，本发明通过减少集成电路中图案分集来减少DUO负载效应。应该理解，本文所描述的实施例和实施方案仅用于示例性目的，本领域技术人员在本发明的启迪下可做出各种修改或变化，这些修改或变化包括在本申请的精神和范围内以及包括在所附权利要求的范围内。权利要求1.一种用于加工集成电路的方法，其中负载效应减少，所述方法包括提供衬底，所述衬底的特征在于第一厚度；形成覆盖衬底的中间金属介电层；所述中间金属介电层的特征在于第二厚度；形成覆盖中间金属介电层的第一光刻胶层，所述第一光刻胶层与第一图案相关；形成至少部分位于中间金属介电层内部的第一孔；所述第一孔的特征在于第一深度；移除第一光刻胶层的步骤；形成通孔塞，所述通孔塞位于第一孔内部，所述通孔塞的特征在于第一多维度，所述第一多维度包括第一高度和第一宽度，所述第一高度小于或等于所述第一深度；形成覆盖第一孔的第一填充层；形成覆盖第一填充层的第二光刻胶层，所述第二光刻胶层与第二图案相关；形成至少部分位于中间金属介电层内部的第二孔，所述第二孔的特征在于第二多维度，所述第二多维度包括第二深度和第二宽度，所述第二深度小于第一深度；和移除通孔塞和第二光刻胶层。2.权利要求l的方法，其中笫一孔包含通孔，第二孔包含沟槽孔。3.权利要求l的方法，其中第一填充层包含氧化物层。4.权利要求l的方法，其中第二宽度小于第一宽度。5.权利要求l的方法，其中第二宽度大于第一宽度。6.权利要求l的方法，其中中间金属介电层包含二氧化硅。7.权利要求2的方法，其中中间金属介电层用碳掺杂。8.权利要求l的方法，其中第一光刻胶层包含BARC材料。9.权利要求l的方法，其中第一光刻胶层包含DUV光刻胶材料。10.权利要求l的方法，其中形成第一孔包括等离子体反应离子蚀刻。11.权利要求1的方法，其中通孔塞和笫二光刻胶层基本包含相同的材料.12.权利要求l的方法，其中形成通孔塞包括形成覆盖第一孔的第二填充层，所述第二填充层包括填充部分和覆盖部分，所述填充部分位于孔内，所述覆盖部分的特征在于笫二宽度，所述第二宽度大于第一宽度；移除第二填充层的覆盖部分；移除填充部分的第一部分，其中第二填充部分的第二部分保留在第一孔内。13.权利要求l的方法，其中氧化物层包含DUO材料。14.一种部分加工集成电路，包含衬底，所述衬底的特征在于第一尺寸；覆盖衬底的中间金属介电层，所述中间金属介电层包括第一孔，所述第一孔的特征在于第一深度；第一孔内的通孔塞位置，所述通孔塞位置的特征在于第一高度和第一宽度，所述第一高度小于第一深度；覆盖通孔塞位置的填充层，所述填充层包括填充部分和覆盖部分，所述填充部分位于通孔塞位置内，所述覆盖部分的特征在于第二宽度，所述笫二宽度大于第一宽度。15.权利要求14的部分加工集成电路，其中第一填充层包含光刻胶材料.16.权利要求14的部分加工集成电路，其中中间金属介电层包含二氧化硅。17.权利要求14的部分加工集成电路，其中中间金属介电层用碳掺杂。18.权利要求14的部分加工集成电路，其中衬底基本包含纯硅。19.一种部分加工集成电路，包含衬底，所述衬底的特征在于第一尺寸；覆盖衬底的中间金属介电层，所述中间金属介电层包括第一孔，所述第一通孔的特征在于笫一深度；第一孔内的通孔塞位置，所述第一通孔塞位置的特征在于第一高度和笫一宽度，所述第一高度小于第一深度；覆盖通孔塞位置的氧化物层，所述氧化物层包括填充部分和覆盖部分，第一部分位于第一孔内并覆盖通孔塞，所述覆盖部分覆盖第一孔，所述覆盖部分的特征在于第二宽度，其中所述第二宽度大于第一宽度；和覆盖氧化物层的光刻胶层，所述光刻胶层包括至少一个孔，所述至少一个孔的特征在于第三宽度，其中所述第三宽度大于第一宽度。20.权利要求19的部分加工集成电路，其中通孔塞包含光刻胶材料.21.权利要求19的部分加工集成电路，其中中间金属介电层包含二氧化硅。22.权利要求19的部分加工集成电路,其中中间金属介电层用碳掺杂。23.权利要求19的部分加工集成电路，其中氧化物层包括DUO材料。全文摘要一种利用通孔塞(viaplug)消除负载效应的方法。根据实施方案，本发明提供一种加工集成电路的方法，其中负载效应减少。该方法包括提供衬底的步骤，该衬底的特征在于第一厚度。该方法还包括形成覆盖衬底的中间金属介电层的步骤。中间金属介电层的特征在于第二厚度。该方法还包括形成覆盖中间金属介电层的第一光刻胶层的步骤。第一光刻胶层与第一图案相关。另外，该方法包括形成至少部分位于中间金属介电层内部的第一孔的步骤。第一通孔的特征在于第一深度。该方法还包括移除第一光刻胶层的步骤。该方法还包括形成通孔塞的步骤。文档编号H01L21/768GK101330039SQ20071004214公开日2008年12月24日申请日期2007年6月18日优先权日2007年6月18日发明者吴湘惠,沈满华,迟玉山,马擎天申请人:中芯国际集成电路制造(上海)有限公司