专利名称：纳米信道闪速存储器的制作方法
技术领域：
本发明有关于一种半导体组件，特别有关于一种纳米信道闪速存储器(Nano-Channel Memory)的制造方法与结构。
技术背景电气抹除式可编程只读存储器(EEPROM)为现今信息电子产品所广泛采 用的存储组件，原本有存取速度较慢的缺点，然而随着制造工艺技术的进步， 近年已开发出存取速度较快的EEPROM， 一般称之为闪存。基本上，典型 的EEPROM以浮接栅极晶体管结构所构成，当写入数据时，施以一高电压 于控制栅极，由所谓Fowler-Nordheim隧穿效应，使得电子从漏极区穿过隧 穿氧化层而到达浮接栅极内，提高其临界电压(threshold voltage);当抹除数 据时，则施以一高电压于源极区，使得前述注入到浮接栅极的电子穿过隧穿 氧化层而流入源极区，使其回复原有的临界电压。近十年来，在非挥发性(ncm-volatile)闪速存储器的领域中，许多技术即 在研发如何利用电子的方式达到重复读写及抹除(emse)的功能，而高容量、 低耗电量等也都是产业界所努力研发的目标。其中，闪存(FlashMemory)中， 是以一个单一存储单元(cell)作为闪速存储器的单位，它不但可以用电子的方 式达到读写的功能，甚至可以在同一时间内抹除一大片闪速存储器的空间 (sector or page)，所以闪存不仅具备有读取速度较快的优点，还有低耗电量的 绝对优势，因此，闪存是目前半导体产业中非常重要的组件之一。当现有的闪存欲进行程序化动作时，于控制栅极上施加高电压，电子即 从硅基底的源极穿过栅极氧化层进入浮动栅极。当现有的闪存欲进行抹除动 作时，于控制栅极上施加低电压或不施电压，在硅基底的漏极施加高电压，电子即从浮动栅极穿过栅极氧化层回到的源极。由此可知，现有的闪存一次 可进行一组数据的程序化或抹除。但当组件为小至纳米等级时，基于光学与 量子效应显着，继而光刻成本快速上升以及制作图案不易，造成载子特性不 易控制而影响组件特性。发明内容有鉴于此，本发明的目的在于提供一种多位存储单元及其制造方法，可 增加处理数据的位数，提高闪存的可处理数据量以及将其纳米化。根据上述目的，本发明提供一种纳米信道闪速存储器(menK)ry)，包括 多重栅极结构(multiple gate structure)包含浮动栅极(floating gate)以及控制栅 极(control gate)形成于基板(substrate)之上；漏极(drain electrode)与源极(source electrode)形成于该多重栅极的两侧；纳米信道(nano-channd)，连接该漏极与 源极且位于该多重栅极的下侧。其中该多重栅极为堆栈栅极(stacked gate)或 分栅结构(split gate),多重栅极结构包含高介电栅极介电层(high-k gate dielectric),其中该高介电栅极介电层包含(Si02)、 (Hf02)、 (Zr02)、 (Ti02)、 (HfTiO)、 (HfAIO)、 (La203)或(LaAI0)。纳米信道得为采纳米碳管制作。一种纳米信道闪速存储器包括栅极结构形成于基板之上；漏极与源极形 成于该栅极结构的两侧；复数载子捕获结构(carrier trapping mechanism),形 成于该栅极结构的侧壁；纳米信道，连接该漏极与源极且位于该栅极结构的 下侧。其中该栅极结构包含高介电栅极介电层，高介电栅极介电层包含 (Si02)、 (Hf02)、 (Zr02)、 (Ti02)、 (HfTiO)、 (HfAIO)、 (La203)或(LaAI0)。本发明也提出一种纳米信道闪速存储器包括栅极结构形成于基板之 上；漏极与源极形成于该栅极结构的两侧；纳米信道，连接该漏极与源极且 位于该栅极结构的下侧；第一导电层形成于位于基板沟渠的表面上，连接该 漏极；绝缘层，其位于该第一导电层表面；第二导电层形成于该绝缘层表面。 栅极结构包含高介电栅极介电，其中该高介电栅极介电层包含(Si02)、(Hf02)、 (Zr02)、 (Ti02)、 (HfTiO)、 (HfAIO)、 (La203)或(LaAI0)。此外，本发明揭露一种纳米信道闪速存储器，包括至少二栅极结构形 成于基板之上；至少二漏极与源极分别对应形成于该至少二栅极结构的两 侧；纳米信道，形成于该至少二栅极结构的一下侧，连接该对应的漏极与源 极。其中该栅极结构包含高介电栅极介电层。高介电栅极介电层包含(Si02)、(Hf02)、 (Zr02)、 (Ti02)、 (HfTiO)、 (H仏IO)、 (La203)或(LaAI0)。上述组件 的俯视结构包括复数字符线(bit line)配置于基板之上；复数字语线(word line) 与其交错成约成棋盘状配置；至少一纳米信道区域配置于未交错的部分区 域。其中该字语线包含高介电栅极介电层形成于其下方。基于利用纳米信道 与不纳米信道的区域，依据其载子是否于其间导通，得以设定为数字一 (digital one)或数字零(digitalzero)，因此可以利用本发明的设计制作纳米信道 只读存储器。本发明另提出一种纳米信道的TFT，其可适用于液晶显示器(LCD)，其 特征是包括栅极结构形成于基板之上；绝缘层，形成于该栅极之上；纳米信 道，配置于该绝缘层之上且大致上与该栅极对位；漏极与源极，与该纳米信 道连接，位于该绝缘层之上。其中该纳米信道为纳米碳管，其中该基板可为 玻璃基板或其它适合的材质，漏极与源极材质包含硅、金属或合金。本发明采用纳米碳管作为半导结构以利于制作纳米级存储组件，提升操 作性能。本发明更提出多位闪速存储器，以提升组件密度。
图1显示本发明纳米信道闪存示意图。图2显示本发明纳米信道闪存示意图。图3显示本发明纳米信道多位闪速存储器示意图。图4显示本发明纳米信道闪速存储器示意图。图5显示本发明纳米信道只读存储器上视示意图。图6显示本发明纳米信道只读存储器截面示意图。图7显示本发明纳米信道与光二极管组件截面示意图。图8显示本发明纳米信道TFT截面示意图。图9显示本发明纳米信道闪速存储器示意图。图IO显示本发明纳米信道闪速存储器示意图。图11显示本发明纳米信道闪速存储器示意图。主要组件符号说明基底20、栅极介电层22、浮动栅极24、载子捕获结构25、栅间绝缘层 26、 ON0 27、控制栅极28、场氧化29、源/漏极区30、金属硅化物31、纳 米信道32、绝缘区33、第一导电层34、间隙壁35、绝缘层36、第二导电层 38、基板50、位线52、字语线(栅极)54、纳米信道区域56、氧化层58、垫 层60、间隙壁62、基板70、氧化层72、栅74、间隙壁76、漏极源极掺杂 区域78、隔离区71、光二极管惨杂区域80、绝缘层82、 S4、 86、导电图案 88、 90、后偏光片100、后玻璃基板102、后透明电极104、 TFT 106、液晶 108、前透明电极110、前玻璃基板112、彩色滤光片i14、保护玻璃116、 前偏光片118。
具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举 一较佳实施例，并配合所附图式，作详细说明如下。请参考图1与图2显示本发明的非挥发性闪速存储器的切面示意图，所 示以闪存作为例示，非用以限定本发明。首先，请参考图l，于半导体基底 20上依序形成栅极介电层22、浮动栅极24、栅间绝缘层26及控制栅极28。 其中，半导体基底20可为例如是硅或是砷化镓基底；栅间绝缘层26的材质、 例如是氧化层(二氧化硅)、氮化层等；栅极材质可为例如是惨杂多晶硅层 (dopedpolysilicon)、或掺杂磊晶硅层(epi-silicon layer)、金属层、或合金层。堆栈栅极可以利用光刻制造工艺(lithogmphy)图案化光刻胶层为刻蚀罩幕 (etchingmask),刻蚀堆栈膜层以形成一堆桟的栅极结构，然后去除图案化光 刻胶层。所述的栅极介电层可采热氧化制造工艺或化学气相沉积法(CVD)制作， 其可为一高介电常数绝缘层例如是二氧化硅(Si02)或二氧化铪(Hf02)等氧化 层，其它高介电层也可适用(Si02)、 (Hf02)、 (Zr02)、 (Ti02)、 (HfTiO)、 (HfAIO)、 (La203)或(LaAIO)等。以堆栈栅极结构为罩幕，对半导体基底进行掺杂步骤 (doping or implanting),以在栅极侧边的半导体基底上形成一源极/漏极区 (S/D)30，如图1所示。然后，对半导体基底进行自行对准硅化步骤，以在栅 极、源漏极区的表面上形成金属硅化物31以提升导电性；其中，金属硅化 物31例如是TiSi2或CoSi2或NiSi。图1与图2所差异者为相较图1的堆 栈栅极，图2所示为分栅结构，故其控制栅极以及浮动栅极为分别图案化， 而此为一般熟知该项技艺者可知，且控制栅极与浮动栅极偏移一距离，而只 有部分重迭。需注意者，本案所有实施例也可附加间隙壁(spacer)或改变离子 掺杂的形态或掺杂剖面(profile)，如可具有LDD掺杂、halo-implant、 pocket implant等，基于此非本案特征，故不赘述。此外，图9所示为另一闪速存 储器，与图2实施例所差异者乃在制作浮动栅之后，实施氧化制造工艺，于 浮动栅极上制作一类似场氧化结构(FOX; field oxide)29,因此将浮动栅极边 缘形成尖角利于聚集载子，于抹除时加速抹除速率。复数纳米信道32配置于栅极氧化层22之下，介于源极/漏极区(S/D)30 之间。换言之，源极/漏极区(S/D)30分别连接纳米信道32的两端。需注意， 图示尺寸并未按照实际制作，纳米信道实际上相对应较小。较佳实施例可为 纳米碳管，可利用一至五十层碳结构制作。举例而言，直径可介于l-2纳米， 长度可为10-100纳米或更短。其相较于硅有较佳的热导性而提升组件的操 作速度，且其耗电量较低。需注意，上述的源极/漏极区(S/D)30也可采用沉 积、溅镀方式形成金属材质或导电材质制作而不采用离子布植方式，以利于配合纳米信道的制作。以采用相异的状态偏压，如写入、抹除、读取、编程 等偏压。上述偏压可使载子通过纳米信道隧穿栅极氧化层，使载子注入该浮 动栅极或移出该浮动栅极，而得执行存储或抹除程序。各实施例可包含间隙壁35或是浅沟渠隔离33，以图10作为例示。纳米碳管的制作方法可采用加热含碳有机化合物形成碳原子，如使用甲 烷体通入反应系统，接触基板高温开始分解碳原子受到纳米金影响成长。或 采用纳米孔基板，以碳氢化合物气相分解法配合气流加甲垸通入多孔板制 作。纳米碳管具有半导体的特性，可提升半导体组件特性及利于纳米微小化 组件的制作，在操作时，载子通过纳米碳管于其间流动。纳米碳管的制作方 法可参阅J.JChiuetal.， Advanced Material 15, 1361,2003。依据需求，可选用 金属化纳米碳管(metallic carbon nanotubes)或半导电性纳米碳管 (semiconductive carbon nanotubes。两者差异是原子排列不同。其它相关制作 纳米碳管的文献可参美国专利7,192,642、 7,183,228、 7,161,286、 6,811,957。图3所示为另一实施利，所示为多位闪速存储器(multi-bits memory), — 控制栅极28控制两载子(canier)捕获结构25，载子捕获结构25利用缺陷 (defects)得以捕获载子，而加以定义为数位一(digital one)或数位零(digital zero)。控制栅极28控制两载子捕获结构24以绝缘层26隔绝。在绝缘层26 的表面上顺应性形成一绝缘层28，例如是氮化层。对绝缘层28进行非等向 性刻蚀，以在栅极28的侧壁形成一间隙壁28以制作两载子捕获结构25。其 中，非等向性刻蚀(anisotropic etching)的方法例如是反应性离子刻蚀(reactive ion etching, RIE)或等离子体刻蚀(plasma etching)。接着，形成源极/漏极区 (S/D"0。同理，在制作控制栅极之前，纳米碳管先形制作。其位于源极/漏 极区(S/D)30的两端。本案所有实施利均可对半导体基底进行自行对准硅化 步骤，以在栅极、源漏极区S/D的表面上形成金属硅化物，以利后续的源/ 漏极与门极导通之用。其中，金属硅化物例如是TiSi2或CoSi2或NiSi。以下说明本发明的利用偏压及电流源写入多位存储单元。首先，于栅极28上施加一偏压，于漏极区上施加一漏极写入电压，并于源极区施加一 lnA 至1mA安培的定电流源。在栅极28与漏极区间的间隙壁下方的半导体基底 中会出现一信道热载子流，因为源漏极区与栅极正下方的信道维持一距离， 热载子将会注入并储存至漏极侧的间隙壁内。因此可知，利用氮化层所形成 的间隙壁25的功能，类似于现有的闪存的载子储存栅极，可储存来自源极 的载子，但其采用缺陷捕获载子，结构不同。漏极区侧的间隙壁后续会被定 义成编码为"1"，而未储存有载子的源极区侧的间隙壁后续会被定义成编 码为"0"。同理，可以写入另一边的捕获结构。因此，只要控制漏极写入 电压及源极定电流源所施加的源漏极区位置，即可轻易的决定多位存储单元 "XY"所要定义的编码为"00"或"01"或"10"或"10"或"11"。同 理，也可将其抹除。如于栅极28上施加负偏压，于漏极区施加正抹除电压。 漏极区侧的间隙壁会因此再被写入与先前储存至间隙壁相异的异性载子，先 前被写入的载子会被异性载子所中和，或是吸引出原来储存的载子而将其所 被定义的编码抹除。图11所示为载子捕获结构27位于控制栅28的下方， 其较佳为ONO、 ON的堆栈结构。图4所示为具有纳米信道32配置于漏极与源极间的存储组件，闪速存 储器的漏极耦合到依导电层/绝缘层/导电层结构的电荷储存体。举一例而言， 该闪速存储器具有一沟槽形成于基板之内，从外缘至内依序至少为第一导电 层34/绝缘层36/第二导电层38，载子得被绝缘层36捕获。第一导电层34 与漏极连接。纳米碳管具有半导体的特性，配置于漏极与源极间，在操作时， 载子以通过纳米碳管来提升半导体组件操作速度及利于组件微小化。同理， 所述的导电膜层可不制作于沟槽中。但制作于沟槽中可以提升组件密度以及 提供较佳与平坦的表面外观。绝缘层可采二氧化硅、NO(nitride/oxide)、 ONO(oxide/nitride/oxide)、铁电材料、钛锆酸铅、钽铋酸锶材料。图5所示为本发明的只读存储器(read only memory),其包含位线52配 置于基板50之上，通常位线采用以离子布植(ion implant)埋入式制作于基板内通称为buried bit line。字语线(栅极)54与其交错成棋盘状，复数纳米信道 区域56配置于未交错的部分区域，作为半导电性区域。其截面图可参阅图6， 包含两类组件配置于基板50之上，氧化层58位于栅极54之下，选择的垫 层(liner layer)60可沿着栅极表面形成。间隙壁62可依据已知方法制作于栅 极侧壁。由图所示， 一栅极下方包含纳米信道32，另一不纳米信道。具备纳 米信道的组件得以在漏极、源极间导通电流，反之则否，利用此方式加以定 义组件的数字信息为数字一或数字零。本发明得以提供纳米级只读存储器。 图7所示一光信号移转组件(light signal transfer device),其栅极结构包含 氧化层72、栅74形成于基板70之上，栅极结构可包含间隙壁76形成于其 侧壁，漏极源极掺杂区域78对应形成于基板70中，基板具隔离区71，以釆 用浅沟渠技术或是场氧化技术来制作。光二极管(photodiode)掺杂区域80制 作于基板中与漏极源极掺杂区域78连接，用以接收入射的光。本实施例包 含纳米碳管32制作于栅极下侧位于漏极源极掺杂区域78间，在操作时提供 载子通路。基于此实施例，光二极管掺杂区域80的掺杂剂量约为1E12-1E14/ 平方公分的磷，掺杂能量约为，50-180 keV。该区域表面可以布植剂量约为 1E15-lE16/平方公分、掺杂能量约为5-40 keV的离子以制作光二极管掺杂区 域表面n+掺杂，可使电洞扩散长度于此区间较短，进而防止暗电流(daric current上述参杂剂量、能量以及掺杂型态，均可变更以利于适用他型态半 导体。在光二极管上方将覆盖数绝缘层如82、 84、 86作为例示以及导电图 案88、 90做为例示，非用以限定本发明。绝缘层之上，形成一微透镜用以 导引入射光进入光二极管掺杂区域80。本实例有助于减少暗电流、有利于组 件微小化以及提升操作性能及增加像素。此外，假设提供光电二极管与移转 组件的面积为固定，利用纳米信道移转组件可以縮小其所占面积，而使光电 二极管面积增大，进而加大吸收光子面积，是以增加光信号的收集，而提升 组件性能。同理，图8所示为一显示单元，其中包含后偏光片100、后玻璃基板102、后透明电极104、 TFT 106、液晶108、前透明电极110、前玻璃基板112、 彩色滤光片114、保护玻璃116以及前偏光片U8。其中上述的TFT 106形 成于一基板10之上， 一栅极12图案化于基板之上，随后一绝缘层14覆盖 栅极12。纳米信道16配置于上述的绝缘层14上，大致上与栅极12对位以 利于微小化，提升分辨率以及操作速度。漏极/源极18约略覆盖纳米信道16 的两端部分与其连接，漏极/源极18可采用硅层、或是金属、合金层制作。虽然本发明己以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此 本发明的保护范围当以权利要求所界定者为准。
权利要求
1. 一种纳米信道闪速存储器，其特征在于，该纳米信道闪速存储器包括多重栅极结构包含浮动栅极以及控制栅极形成于基板之上；漏极与源极形成于所述多重栅极的两侧；纳米碳管，其连接所述漏极与源极且位于所述多重栅极的下侧，以偏压使载子通过纳米碳管且注入所述浮动栅极或移出所述浮动栅极，其中所述多重栅极为堆栈栅极或分栅结构。
2. —种纳米信道闪速存储器，其特征在于，该纳米信道闪速存储器包括-栅极结构形成于基板之上；漏极与源极形成于所述栅极结构的两侧；复数载 子捕获结构，形成于所述栅极结构的侧壁以提供多位状态；纳米碳管，其连 接所述漏极与源极且位于所述栅极结构的下侧。
3. 如权利要求2所述的纳米信道闪速存储器，其特征在于，所述复数载 子捕获结构的材质为氮化硅。
4. 一种纳米信道闪速存储器，其特征在于，该纳米信道闪速存储器包括 栅极结构形成于基板之上；漏极与源极形成于所述栅极结构的两侧；纳米碳 管，其连接所述漏极与源极且位于所述栅极结构的下侧；载子储存体，其耦 合至所述漏极，所述储存体包含第一导电层/绝缘层/第二导电层。
5. —种纳米信道闪速存储器，其特征在于，该纳米信道闪速存储器包括 至少二栅极结构形成于基板之上；至少二漏极与源极分别对应形成于所述至 少二栅极结构的两侧；纳米碳管，其形成于所述至少二栅极结构的一下侧， 其连接所述对应的漏极与源极，以利于定义数字一或数字零。
6. —种纳米信道闪速存储器，其特征在于，该纳米信道闪速存储器包括 复数字符线配置于基板之上；复数字语线与其交错成约成棋盘状配置；至少 一纳米信道区域配置于未交错的部分区域，以利于定义数字一或数字零。
7. 如权利要求6所述的纳米信道闪速存储器，其特征在于，所述字语线 包含高介电栅极介电层形成于其下方。
8. 如权利要求6所述的纳米信道闪速存储器，其中所述纳米信道为纳米碳管o
9. 一种纳米信道及光二极管组件，其特征在于，该纳米信道及光二极管 组件包括栅极结构形成于基板之上；漏极与源极掺杂区域形成于所述基板 内且位于所述栅极结构的两侧；光二极管掺杂区域，其形成于所述基板内且 位于所述漏极与源极掺杂区域之侧；纳米碳管，其连接所述漏极与源极惨杂 区域，且位于所述栅极结构的下侧。
10. —种纳米信道的TFT，其特征在于，该纳米信道的TFT包括栅极 结构形成于基板之上；绝缘层，其形成于所述栅极之上；纳米碳管，其配置 于所述绝缘层之上且大致上与所述栅极对位；漏极与源极，其与所述纳米信 道连接，位于所述绝缘层之上。
全文摘要
本发明提供一种纳米信道闪速存储器，包括栅极结构，形成于基板之上；漏极与源极，形成于该栅极结构的两侧；复数载子捕获结构，形成于该栅极结构的侧壁；纳米信道，连接该漏极与源极且位于该栅极结构的下侧，其中该栅极结构包含高介电栅极介电层。本发明采用纳米碳管作为半导结构以利于制作纳米级存储组件，提升操作性能。本发明更提出多位闪速存储器，以提升组件密度。
文档编号H01L29/66GK101281930SQ20071009581
公开日2008年10月8日 申请日期2007年4月4日 优先权日2007年4月4日
发明者江国庆 申请人:江国庆