具有下表面沟道电荷补偿区域的半导体器件及方法

专利名称：具有下表面沟道电荷补偿区域的半导体器件及方法
技术领域：
本发明一般涉及半导体器件，特别是涉及功率开关器件及其制造方法。
背景技术：
金属氧化物半导体场效应晶体管(MOSFET)是一种普通类型的功率开关器件。MOSFET器件包括源极区、漏极区、在源极和漏极区间延伸的沟道区、以及邻近于沟道区设置的栅极结构。栅极结构包括导电栅电极层，其邻接于沟道区排布并通过薄电介质层与沟道区分离。
当MOSFET器件处于导通状态时，电压施加至栅极结构，在源极区和漏极区之间形成了导电沟道区域，这样使电流流经器件。在截至状态下，施加至栅极结构的任何电压都非常低，使得不能形成导电沟道，因而不会发生电流流动。在截至状态期间，器件必须在源极和漏极区之间支持高电压。
现在的高压功率开关市场由两个主要参数所驱动击穿电压(BVdss)和导通电阻(Rdson)。对于具体的应用，要求最小的击穿电压，而实际上，设计者通常可以满足BVdss的规格。然而， 这样常常丧失了Rdson。性能中的这种折衷(trade off)对于高压功率开关器件用户和制造商是主要的设计挑战。
近来，超结器件在提高Rdson和BVdss间的折衷方面赢得了声望。在传统的n沟道超结器件中，多个高度掺杂的扩散的n型和p型区代替了一个轻度掺杂n型外延区。在导通状态下，电流流经高度掺杂n型区，这样降低了Rdson。在截至或者阻断状态下，高度掺杂n型和p型区互相耗尽或互相补偿以提供高的BVdss。尽管超结器件看上去是有前途的，但是在其制造中依然存在着重大的挑战。
目前高压功率开关产品的另一个问题是它们通常要求大的输入(如栅极或控制电极)电荷，用于从一个状态切换到另一个状态。除别的以外，这样的要求在外围控制电路上设置了额外的负担。
因此，需要一种高压功率开关器件结构及制造方法，提供低Rdson、高BVdss，并降低输入电荷。


图1说明了根据本发明的半导体器件的放大的部分截面图；图2-11说明了在制造的各个阶段中图1的半导体器件的放大的部分截面图；图12说明了根据本发明的另一个实施例的半导体器件的一部分的高度放大的部分截面图；以及图13说明了根据本发明的再一实施例的半导体器件的一部分的高度放大的部分截面图。
为了说明的清楚和简单，图中的元件不一定按照比例，并且在不同的图中相同的参考号代表相同的元件。此外，为了说明简要，省略了众所周知的步骤和元件的说明和细节。本文中使用的载流电极是指器件的一个单元，其承载通过器件的电流，例如，MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或二极管的阴极或阳极，控制电极是指器件的一个单元，其控制通过器件的电流，例如，MOS晶体管的栅极或者双极晶体管的基极。虽然本文中把器件解释为确定的N沟道或P沟道器件，本领域的普通技术人员应该理解，根据本发明，互补的器件也是可以的。为了附图的清晰，将器件结构的掺杂区描述为通常具有直线边缘和精确角度的拐角。然而，本领域的技术人员了解，因为杂质的扩散和活动，掺杂区的边缘通常并不是直线而且拐角也不是精确的角度。
此外，本发明的器件可以实施单体设计(cellular design)(其中主体区(body region)是多个单体区域)或单个主体设计(其中主体区由单个区域以伸长模式组成，通常是以盘旋的模式)。然而，全文中为了容易理解，将本发明的器件描述为单体设计。应该理解，本发明既包括单体设计和又包括单个主体设计。
具体实施例方式图1显示了根据本发明的一个实施例的绝缘栅场效应晶体管(IGFET)、MOSFET、超结器件、或开关器件或单元10的部分截面图。作为例子，在很多这样的器件中，器件10与逻辑和/或其它的元件集成在半导体芯片中作为功率集成电路的一部分。可选地，在很多这样的器件中，器件10集成在一起以形成分立的晶体管器件。
器件10包括半导体材料区11，其包括诸如具有电阻系数在大约0.001至大约0.005欧姆/厘米范围内的n型硅衬底12，并可以掺杂砷。在示出的实施例中，衬底12为器件10提供漏极区，其连接至导电层13。半导体层14形成在衬底12中或衬底12上，根据本发明，其是n型或p型，并充分地轻度掺杂以不影响上述沟道补偿区中的电荷平衡。在一个实施例中，采用传统的外延生长技术形成层14。在适于600伏特器件的实施例中，层14以掺杂浓度为大约1.0×1013原子/立方厘米至大约1.0×1014原子/立方厘米掺杂为n型或p型，并具有大约40微米至大约60微米数量级的厚度。根据器件10期望的BVdss率增加或减小层14的厚度。在可选的实施例中，由于半导体层14具有接近于衬底12的较高的掺杂浓度，并且为了其厚度的平衡，掺杂浓度逐步地或突然地转变为低浓度，因而半导体层14包含分层的掺杂外观。也可以将其它的材料用于半导体材料11的主体或其中的部分，其包括硅-锗、硅-锗-碳、碳掺杂的硅、III-V族材料或类似物。
根据本发明，器件10还包括形成在半导体材料11区域中的填充沟道结构或结构510。填充沟道结构510包括超结部分、下表面电荷补偿部分、或补偿部分22、以及覆盖于补偿部分22之上的控制部分或栅极控制部分511。补偿部分22包括间隔开的下表面填充沟道、半导体材料填充沟道、外延填充区或沟道、电荷补偿沟道区、深沟道电荷补偿区、电荷补偿填充沟道、电荷补偿部分或电荷补偿区22。部分22包括多个层或半导体材料的多个层(其包括相反导电类型的层)，其优选地由本征或缓冲半导体层或多个本征或缓冲半导体层分开。除了别的以外，该本征层用作防止或减小相反导电类型层(例如，两种电荷层)的混杂，该混杂被认为在导通状态下消极地影响器件10的导电效率。如本文中使用的，电荷补偿通常指相反导电类型层的整体电荷基本平衡或相等。
在一个实施例中，补偿部分22包括采用单晶(即，非多晶的)外延生长技术形成的半导体材料的多个层或叠层(stackedlayer)，并且这些层终止或结束在主表面18下的一段距离181。例如，补偿部分22包括p型层23，其形成在与半导体材料11的主体邻近的表面或沟道壁上、或其之上、或与其邻接。本征半导体或缓冲层24形成在p型层23表面上、或表面之上、或与其邻接，n型层26形成在本征半导体层24表面上、或表面之上、或与其邻接，本征半导体或缓冲层27形成在n型层26表面上、或表面之上、或与其邻接形成。除了别的之外，本征层24用作防止或减小来自层23和26的掺杂物的混和，如先前所述，其改善了器件10的导电效率。除了别的之外，本征层27用作填充或部分地填充沟道。对于n沟道器件并根据本发明，当器件10处于导通状态时，n型层26提供从沟道至漏极的主要的垂直低电阻电流通路。当器件10处于截至状态时，p型层23和n型层26根据本发明互相补偿以提供增加的BVdss特性。应该理解，可以使用另外的n型和p型层，并且优选地，由另外的本征或缓冲层分离。在如图1所示可选的实施例中，覆盖于最外部之上形成电介质层28(例如层26和27)。在一个实施例中，电介质层28填充补偿部分22中所有剩余空间。在另一实施例中，电介质层28仅仅部分地填充部分22余留的所有剩余空间，诸如空气隙(air gap)。作为实施例，电介质层28包括氧化物或氮化物或其结合。在另一实施例中，电介质层28包括顶上盖有多晶硅薄层的薄的热氧化物，其跟随有沉积的TEOS层。应该看到，在一些应用中，顶上盖有多晶硅的薄氧化物降低了来自沉积氧化物的切向应力，从而改善了器件的性能。还应该理解，在热处理期间，来自层26和23的n型和p型掺杂扩散进了缓冲层，不同的缓冲层可以或可以不出现在最终的器件中。然而，在被沉积或形成时，缓冲层24和/或27具有比层23和26低的掺杂浓度。
作为例子，每个p型层23和n型层26具有大约9.0×1016至大约3.0×1016原子/立方厘米数量级的掺杂浓度，并且每个分别具有大约0.1微米至大约0.2微米的厚度。在一个实施例中，本征半导体或缓冲层24和27是未掺杂的或具有小于大约1.0×1014原子/立方厘米掺杂浓度的极轻度掺杂的p型，并且每个具有大约0.5微米至大约1.0微米的厚度。如果没有采用电介质层28，则调整层27的厚度，以便诸如满足沉积层之间的沟道平衡。
根据本发明，将来自p型层23的掺杂扩散进半导体层14以形成p型区，或横向地掺杂或扩散以下描述的主体区31下的区域231(虚线表示)。从邻接的补偿部分22横向扩散的p型区231可以完全地合并在一起，或可以如图1示出的不完全地合并，使得半导体14的一部分仍然出现在完成的器件中。换句话说，邻接的横向扩散区231之间的实际的扩散距离是可以变化的。
根据本发明，在一个实施例中，扩散区231包括与半导体层14的导电类型相反的导电类型。该实施例提供了一种独特的结构，其中有源器件结构和边缘终端结构(未示出)都形成在相同的层(例如层14)中，但是因为横向扩散区231，该有源器件(例如器件10)在p型层中，并且边缘终端结构形成在与补偿部分22横向分离的n型层14中。
尽管未示出，但是应该理解，在器件10形成期间，来自高掺杂衬底12的n型掺杂扩散进补偿区22中较低的部分，使得在衬底12中的补偿区22的那些部分变成更高掺杂的n型。
沟道栅极结构或控制部分511包括控制电极或栅极或者导电层或区57，其在沟道区的垂直的侧壁上由栅极电介质层、区或材料43分开。在一个实施例中，栅极电介质层43包括二氧化硅，并且具有大约0.005微米至0.1微米的厚度。在可选的实施例中，栅极电介质层43包括氮化硅、五氧化二钽、二氧化钛、钛酸锶钡、或包括有硅、氧或类似物的其化合物。导电栅极区57包括诸如n型多晶硅，并且厚度是大约0.3微米至大约0.5微米。
根据本发明的一个实施例，可选的厚电介质层431将栅极导电区57与下表面沟道补偿区22分开或隔离或绝缘。在该实施例中，电介质层431比电介质层43厚。作为例子，电介质层431包括大约0.1微米至大约0.2微米的热氧化物。在可选的实施例中，栅极电介质层43用于将栅极导电区57从下表面沟道补偿区22中隔离。
主体或掺杂区31在沟道栅极结构510之间并接近于或邻近于或邻接沟道栅极结构510而形成在半导体层14中，并自半导体材料11的主体的主表面18延伸。在一个实施例中，主体区31包括p型导电性，并且具有适于形成反型层的掺杂浓度，当如以下所述适当偏置栅极结构510时，该反型层像器件10的导电沟道45那样工作。主体区31从主表面18延伸为大约1.0至大约5.0微米的深度。n型源极区33形成在接近或邻近、或邻接于沟道栅极结构510的主体区31中。在一个实施例中，源极区33自主表面18延伸为大约0.2至大约0.5微米的深度。一个或多个p型主体接触区36形成在部分地位于源极区33中和/或位于源极区33之下的主体区31中。主体接触区36设置成向主体区31提供较低的接触电阻，并降低源极区33下的主体区31的薄层(sheet)电阻，其抑制了寄生双极效应。
根据本发明，器件10还包括n型沟道连接、或漏极外延区32，其设置成将沟道区45电连接至下表面沟道补偿区22。在一个实施例中并如图1所示，沟道连接区32形成在主体区31下并邻接主体区31。沟道连接区32还邻接层23和24的上表面或部分，以便在器件10工作时，在源极区33和层24间提供传导通路。
层间电介质区48覆盖于主表面18之上形成，并且包括诸如覆盖于导电栅极区57之上形成的第一电介质层51和覆盖第一电介质层51之上形成的第二电介质层61。作为例子，电介质层51包括二氧化硅，以及具有大约0.02微米至大约0.05微米的厚度。电介质层61包括诸如沉积的氧化物，以及具有大约0.4微米至大约1.0微米的厚度。
开口形成在层间电介质层区48中，以便向源极接触层63提供器件10的接触。如示，主表面18的一部分被蚀刻，使得源极接触层63与源极区33和主体区36都进行接触。在一个实施例中，源极接触层63包括钛/氮化钛阻挡层和覆盖于阻挡层之上形成的硅铝合金或类似物。漏极接触层13形成在半导体材料11区域的相反表面上，并且包括例如可软焊的金属结构，诸如，钛镍银合金、铬镍金合金或类似物。
器件10的工作进程如下，假定源极终端63在0伏特的电压VS下工作，栅极区57接收控制电压VG＝5.0伏特，其大于器件10的导电门限，并且漏极终端13在漏极电压VD＝5.0伏特下工作。VG和VS的值引起主体区31在栅极区57下反转，以形成沟道45，其将源极区33电连接至沟道连接区32。器件电流ID从漏极终端13流出并且途经n型层26、沟道连接区32、沟道45、源极区33到达源极终端63。因此，电流ID垂直地流经n型层26以产生低电阻。在一个实施例中，ID＝1.0安培。为了将器件10切换为截至状态，将小于器件的导电门限的控制电压VG施加到栅极区57(例如VG＜5.0伏特)。这样移去了沟道45，ID不再流经器件10。在截至状态下，来自主阻挡结的损耗区延展，n型层26和p型层23彼此互相补偿，这样增强了BVdss。
现在转向图2-9，描述根据本发明的用于形成器件10的工艺。图2示出了制造初期器件10的放大的部分截面图。结合上述图1，提供了半导体材料11的主体的材料特性的例子。在初期步骤中，第一电介质层40形成在主表面18上，并且包括诸如大约0.05微米至大约0.1微米厚的二氧化硅。随后，标准的光刻步骤用于为p型主体区31和边缘终端结构(未示出)设置开口。p型主体区31选择性地通过电介质层40形成在半导体层14中。在适合600伏特器件的实施例中，将硼以大约1.0×1013原子/立方厘米的用量注入并以大约160千电子伏特的注入能量形成区域31。接着，覆盖于第一电介质层40之上形成包括诸如与第一电介质层40不同材料的第二电介质层44。作为例子，当第一电介质层40包括二氧化硅时，第二电介质层44包括氮化硅。在一个实施例中，第二电介质层44包括大约0.2微米的氮化硅，并且采用传统的沉积技术形成。接着，对注入的p型掺杂进行加热以将掺杂扩散到期望的深度来形成区域31。作为例子，主体区31具有大约3.0至大约5.0微米的深度。
图3示出了在制造的后续阶段中器件10的放大的部分截面图。硬掩模层71形成在主表面18上，并图样化以形成通过用来暴露一部分主表面18的第一电介质层40、硬掩模层71、以及第二电介质层44的开口72。作为例子，硬掩模层71包括大约1.0微米的沉积氧化物。作为例子，开口72具有大约3.0微米至大约5.0微米数量级的宽度74。接着，通过半导体层14形成沟道122。在一个实施例中，沟道122延伸进衬底12中的至少一部分。沟道122的深度由半导体层14的厚度决定，该厚度是BVdss的函数。在一个实施例中，以基于氟或氯的化学反应来蚀刻的晶圆深层深蚀刻机(Deep Reactive IonEtching，DRIE)用于形成沟道122。对于DRIE蚀刻可以利用几种技术，包括低温高密度等离子体、或Bosch DIRE工艺。在一个实施例中，沟道122具有基本垂直的侧壁。在可选的实施例中，沟道122具有锥形，其中沟道较低表面处的沟道宽度小于宽度74。尽管沟道122叙述为复数，应该理解，沟道122可以是单个连续的沟道或连接的沟道阵。可选地，沟道122可以是具有封闭端并与半导体材料11的主体的部分分开的多个单个的沟道。
图4示出了在处理的进一步阶段的器件10的放大的部分截面图。此时，如形成填充沟道或下表面电荷补偿区22的第一阶段那样，半导体材料层形成、生长、或沉积在沟道122中。在一个实施例中，单晶半导体外延生长技术被用于填充沟道122。换句话说，将单晶半导体层生长在沟道122中。
在第一步骤中，薄热氧化物(未示出)形成在沟道122的侧壁上以去除由DRIE步骤引起的任何表面损伤。接着采用传统的等向性蚀刻技术(例如，10∶1湿氧化剥除)去除该薄热氧化物。下一步，将半导体材料11的主体放置进外延生长器(epitaxial growthreactor)中，并如外延生长处理的第一步那样进行预清洁。当硅是用于填充层(例如层23、24、26、以及27)的选定的半导体材料时，诸如SiHCl3、SiH2Cl2、SiH4、或Si2H6的硅气体源适于形成那些层。在所示实施例中，覆盖层生长(即，除了生长在沟道122之外，层还生长在主表面18上)。在可选的实施例中，选择性的外延生长技术用于形成层23、24、26、以及27，使得那些层不覆盖于主表面18形成，而仅在沟道122中形成。
P型层23首先沿着沟道122的表面生长，以硼作合适的掺杂源。作为例子，p型层23具有大约3.0×1016至大约9.0×1016原子/立方厘米数量级的掺杂浓度以及大约0.1微米至大约0.3微米的厚度。如图4所示，在任选的实施例中，覆盖于p型层23之上形成本征层233，并且具有大约0.1至大约0.2微米的厚度。接着，将覆盖层(cappinglayer)234形成在层233上，并且包括诸如大约0.05微米的热氧化物和大约0.1微米的氮化物。下一步，首先将器件10加热以将来自层23的p型掺杂横向地扩散进半导体层14中，以便横向地形成扩散p型区231。层234设置成在加热步骤期间覆盖p型层23以防止掺杂自层23向外扩散。同样，在加热步骤期间，来自衬底12的n型掺杂扩散进层23的部分1200中，使部分1200转变为n型。进一步地，层23中的p型掺杂扩散进本征层233中，使本征层233转变为p型层23，在图5-12中其示为连续层23。在加热处理步骤之后，去除覆盖层234。
现在转向图5，本征或缓冲层24覆盖于p型层23上生长，并且是未掺杂的或以小于大约2.0×1014原子/立方厘米的掺杂浓度轻掺杂的p型。层24具有大约0.5微米至大约1.5微米的厚度。接着，n型层26覆盖于层24上生长，磷、砷、锑掺杂源是适合的。在一个实施例中，n型层26具有大约3.0×1016至大约9.0×1016原子/立方厘米数量级的掺杂浓度以及大约0.1微米至大约0.3微米的厚度。接着，将本征或缓冲层27覆盖于n型层26上生长，并且是未掺杂的(不包括那些通常出现在之前的生长步骤后剩余在反应器的残留掺杂气体和/或硅源材料中的痕量杂质(trace impurity))或以小于大约2.0×1014原子/立方厘米的掺杂浓度轻掺杂的n型。层27具有大约0.1微米至大约0.3微米的厚度。下一步，将薄的湿氧化物生长在继之以电介质层28的结构的层27上，其包括诸如具有厚度适于填充沟道122的沉积氧化物。在一个实施例中，采用多个步骤形成电介质层28，在沉积步骤之间的回蚀或平坦化步骤确保沟道122被填充至期望的水平。应该理解，层23、24、26、27以及28的厚度可以根据沟道122的宽度进行调整。
图6示出了将层28、27、26、24、23平坦化和向下凹进主表面18以形成下表面填充沟道补偿区18或补偿部分22之后，制造的更进一步阶段中的器件10的放大的部分截面图。在一个实施例中，层28、27、25、24以及23凹进了一段距离181，该距离大于主体区131的深度。作为例子，用回蚀来平坦化和使这些层凹进去。作为例子，可以采用具有基于氟和氯的化学反应的干蚀技术来蚀刻层。在一个实施例中，首先将多晶硅层和光刻胶层覆盖在电介质层28之上形成，接着采用第二电介质层44作为停止层保护主表面18的部分，将这些层回蚀或平坦化。在一个实施例中，如图6所示，蚀刻侧壁228的部分以侧面地凹进在电介质层40的部分229之下，使得沟道122的上部分宽于包括层23、24、26、27以及28的较低部分，除了别的以外，这些层提供下述沟道连接区32的增强的排列。
图7示出了在额外的处理后的器件10的放大的部分截面图。电介质层113形成在包括层23、24、26、以及27的上表面的沟道122的暴露的表面上。作为例子，电介质层包括大约0.1微米的热氧化物。接着，邻接层23和24以及主体区32形成沟道连接区32。作为例子，采用具有诸如磷的n型掺杂的离子注入形成沟道连接区32。大约1.0×1013原子/立方厘米至大约1.0×1014原子/立方厘米的注入剂量和大约120千电子伏特至大约150千电子伏特的注入能量适于本发明的一个实施例。在一个实施例中，采用角注入设置主体区31下的掺杂的横向渗透。在注入步骤之后，采用传统技术去除电介质层113。
图8示出了在进一步处理后的器件10的放大的部分截面图。栅极电介质层43覆盖于连接区32和沟道122的暴露的表面而形成。在一个实施例中，栅极电介质层43包括二氧化硅，并具有大约0.05微米至0.1微米的厚度。当采用可选的厚电介质层431时，下列描述与图8一起示出了一种方法。在形成栅极电介质层43之后，覆盖在栅极电介质层43之上形成厚度大约0.05微米的多晶硅层。接着蚀刻多晶硅层以形成沿着沟道122的上侧壁中的聚乙烯间隔333并且可选地向下凹进的电介质层44。接着，覆盖在栅极电介质层43和间隔333之上形成电介质层。作为例子，电介质层包括大约0.05微米的氮化硅，其接着被蚀刻以形成邻接聚乙烯333和电介质层40和44的氮化物间隔334。下一步，在间隔334之间的沟道连接区32上生长电介质层431(在图9中示出)。作为例子，电介质层431包括大约0.1至大约0.2微米的热氧化物。接着，去除氮化物间隔334和聚乙烯间隔333。
图9示出了在进一步处理后的器件10的放大的截面图。覆盖在栅极电介质层43之上沉积了诸如掺杂的多晶硅层的导电层，并将其图样化以形成下表面沟道补偿区22之上的沟道122中的栅极导电区57。例如，栅极导电区57包括大约X微米的磷掺杂的多晶硅。在一个实施例中，在蚀刻前对栅极导电区57进行退火。栅极导电区57和栅极电介质区43形成填充沟道结构510的控制部分511。在一个实施例中，此时采用传统的技术去除电介质层40。
图10示出了在制造的另一阶段时的器件10的放大的部分截面图。覆盖在主表面18之上沉积电介质层51。作为例子，层51包括厚度在大约0.02微米至0.07微米数量级的薄氧化物层。下一步，使用常规的光刻步骤为源极区33设置开口。作为例子，使用具有80千电子伏特注入能量的3.0×1015原子/立方厘米的磷注入剂量形成源极区33。接着，除去用于形成源极区33的诸如光刻胶的掩模材料。
图11示出了在额外处理后的器件10的放大的部分截面图。覆盖在主表面18之上形成钝化或电介质层61。作为例子，层61包括沉积氧化物并具有大约0.5微米至大约1.0微米的厚度。采用接触光刻步骤形成开口91，以暴露源极区33之上的主表面18的部分。采用可选的等向性蚀刻拓宽如图11所示的靠近层61的外表面的开口91。接着，使主表面18暴露在蚀刻剂中，所述蚀刻剂中在从半导体层14中去除材料以形成凹进区99。下一步，通过开口91和凹进区99形成主体接触区36。在一个实施例中，使用一系列的注入或一连串的注入，使得主体接触区36包括如图12所示的多个区。在一个实施例中，采用三种硼注入增加注入能量，以设置如图12所示的锥形。换句话说，高的离子注入能量提供较深较宽的区域，而低的离子注入能量提供较浅较窄的区域。作为例子，使用剂量为大约1.0×1014原子/立方厘米至大约1.0×1015原子/立方厘米并且能量为大约200千电子伏特的第一种硼注入，接着使用剂量为大约1.0×1014原子/立方厘米至大约1.0×1015原子/立方厘米并且能量为100千电子伏特的第二种硼注入，然后，使用剂量为大约1.0×1014原子/立方厘米至大约1.0×1015原子/立方厘米并且能量为25-30千电子伏特的第三种硼注入，进而形成了区域36。在可选的方法中，采用传统掩模技术，在电介质层61构成之前，形成主体接触区36。随后形成并图样化电介质层61。
在形成主体接触区36之后，覆盖在主表面18之上形成源极接触或导电层63。作为例子，形成阻挡层结构，比如继之以包括铝或铝合金的层的钛/氮化钛。接着采用常规光刻和蚀刻技术图样化导电层，以形成如图1所示的源极接触层63。在一个实施例中，使用最终的钝化层覆盖于源极接触层63之上，最终的钝化层还包括沉积的氧化物、沉积的氮化物或其化合物。接着，使器件10变薄，并且结合图1所示并进一步所描述的，接触衬底12形成漏极接触层13。
图12显示了根据本发明的另一实施例的具有下表面填充补偿沟道区222的半导体器件100的高度放大的部分截面图。半导体材料11的主体包括n型衬底12和n型缓冲层114，所述n型缓冲层114具有比衬底12低的掺杂浓度(例如大约20-34欧姆/厘米)以及大约10微米至大约20微米的厚度，除此之外，器件100类似于器件10。同样，在器件100中，下表面填充沟道补偿区域或部分222并不贯通缓冲层114的整个通道。在这个实施例中，在蚀刻沟道122之后，将n型掺杂通过沟道122的较低表面引入，以形成邻近沟道122的较低表面的n+区223，其用作反向掺杂(counter-dope)p型层23以将填充沟道222电连接至缓冲外延层114。该实施例适于制造采用相同填充沟道处理的各种击穿电压器件。此实施例适于利用相同的填充沟道技术来制造各种击穿电压的器件。接着采用不同的衬底掺杂浓度和厚度获得各种击穿电压，其中连接区223的深度和厚度可以相应地调整。另外，示出的器件100没有厚的电介质层或区431。在这个实施例中，栅极电介质层43将栅极导电层57与沟道连接区32分离。应该理解，厚电介质层431最好和器件100一起使用。
图13显示了根据本发明的再一实施例的具有填充补偿沟道区的半导体器件110的一部分的高度放大的部分截面图。在p型层23被沉积后，沿着沟道122的底部部分146的p型层23部分被去除，以在衬底12和n型层26间提供增强的导电通路之外，除此之外，器件110类似于器件10。
总之，一种新的开关结构具有填充沟道结构，该沟道结构包括下表面电荷补偿区和覆盖在补偿区之上的控制区。在一个实施例中，当器件工作时，沟道连接区用于将器件的源极区或载流电极电连接至下表面电荷补偿区。
尽管已经参照其具体实施例描述并说明了本发明，但不意味着本发明限于这些说明性的实施例。本领域的技术人员应该认识到，不偏离于本发明的主旨可进行修改和变化。因此，这意味着本发明包括了在所附权利要求范围内的所有这样的变化和修改。
权利要求
1.一种半导体器件，其包括半导体材料区，其具有第一主表面；主体区，其形成在所述半导体材料区中；源极区，其形成在所述主体区中；沟道栅极结构，其包括栅极导电层，所述栅极导电层由栅极电介质层与所述沟道的侧壁分开，其中，所述主体区和源极区邻近所述沟道栅极结构，并且其中，所述沟道栅极结构设置成当所述半导体器件工作时，控制所述主体区中的沟道；以及下表面沟道补偿区，其形成在邻接所述沟道栅极结构的低的表面的所述半导体材料区中，其中，所述下表面沟道补偿区包括多个相反导电类型半导体层。
2.如权利要求1所述的器件，还包括沟道连接区，所述沟道连接区形成在所述半导体材料区中，并设置成将所述沟道电连接至所述下表面沟道补偿区。
3.如权利要求1所述的器件，其中，所述下表面沟道补偿区填充有多个单晶外延层，包括第一导电类型的第一层，其覆盖于所述沟道的侧壁和低的表面之上形成；以及第二和相反导电类型的第二层，其覆盖于所述第一层之上形成。
4.如权利要求3所述的器件，还包括覆盖于所述第二层之上的电介质区。
5.如权利要求4所述的器件，其中，所述电介质区包括覆盖于所述第二层之上的热氧化物层、覆盖于所述热氧化物层之上的多晶硅层、以及覆盖于所述多晶硅层之上的沉积的氧化物。
6.一种形成半导体器件的方法，其包括以下步骤设置具有第一主表面的半导体材料区；在自所述第一主表面延伸的所述半导体材料区中形成沟道；在所述沟道中形成多个半导体层，所述半导体层包括至少两个相反导电类型半导体层以及至少一个缓冲层，所述缓冲层将所述至少两个相反导电类型半导体层分开以形成填充沟道补偿区，其中，所述缓冲层在组成上具有低于所述至少两个相反导电类型半导体层的掺杂浓度；去除所述多个半导体层的部分，使得所述多个半导体层残留的部分凹进所述第一主表面之下，以在所述沟道的低的部分上形成下表面填充沟道补偿区；覆盖于所述下表面填充沟道补偿区之上，在所述沟道的上部中形成控制电极；在所述半导体材料区中形成主体区，其中，所述控制电极设置成在所述器件工作时，在主体区中建立沟道；以及在所述主体区中形成源极区。
7.如权利要求6所述的方法，其中，所述形成所述多个半导体层的步骤包括以下步骤形成覆盖于所述沟道侧壁和低的表面之上的第一导电类型的第一层；形成覆盖于所述第一层之上的第一缓冲层；形成覆盖于所述缓冲层之上的第二导电类型的第二层；形成覆盖于所述第二层之上的第二缓冲层，其中，所述第一和第二缓冲层在组成上具有低于所述第一和第二层的掺杂浓度；以及用电介质材料填充所述沟道的残余部分。
8.如权利要求7所述的方法，还包括以下步骤在形成所述第一缓冲层之前，在所述第一层上形成覆盖层；将掺杂从所述第一层中扩散进所述半导体材料区中，以形成所述第一导电类型的第二掺杂区；以及去除所述覆盖层。
9.如权利要求6所述的方法，其中，所述形成所述控制电极的步骤包括以下步骤覆盖于所述沟道侧壁以及所述下表面填充沟道补偿区的上表面之上形成栅极电介质层；以及覆盖于所述栅极电介质层之上形成导电层。
10.一种半导体器件，其包括半导体材料区，其具有第一主表面；填充沟道结构，其形成在所述半导体材料区中，包括电荷补偿部分，其凹进所述第一主表面之下，其中，所述电荷补偿部分包括第一导电类型的第一层以及覆盖于所述第一层之上的第二导电类型的第二层；以及控制部分，其覆盖于所述电荷补偿部分之上形成；所述第一导电类型的主体部分，其形成在邻接所述填充沟道结构的所述半导体材料区中，其中，所述控制部分设置成在所述器件工作时，在所述主体区中产生沟道；以及所述第二导电类型的第一掺杂区，其形成在所述半导体材料区中，并且设置成在所述器件工作时，将所述沟道电连接至所述电荷补偿部分。
全文摘要
具有下表面沟道电荷补偿区域的半导体器件及方法。在一个实施例中，形成半导体器件，其具有接近器件沟道区的下表面电荷补偿区。电荷补偿沟道包括至少两个相反导电类型半导体层。沟道连接区域将沟道区电连接到至少两个相反导电类型半导体层中的一个。
文档编号H01L21/336GK101083282SQ200710106369
公开日2007年12月5日 申请日期2007年5月28日 优先权日2006年5月30日
发明者杜尚晖, 戈登·M·格里瓦纳 申请人:半导体元件工业有限责任公司