专利名称：一种双鳍型沟道围栅场效应晶体管及其制备方法
技术领域：
本发明属于超大规模集成电路(ULSI)中的金属氧化物半导体场效应晶体管(MetalOxide Silicon Field Effect Transistor-MOSFET)技术领域，具体涉及一种双鳍型沟道围栅MOSFET及其制备方法。
背景技术：
随着集成电路的广泛应用和高速发展，MOSFET技术已经进入纳米领域。当常规单栅MOSFET的栅长按比例缩小到亚50nm以后，栅控能力差、短沟效应恶化、泄漏电流大和开态驱动电流不足等问题将会表现得越来越严重。为了提高MOSFET(也可称为器件)的栅控能力、减小泄漏电流、提高开态驱动电流、增大开关比、抑制短沟效应，人们提出了很多双栅或多栅器件，如FinFET双栅器件、三栅器件、Ω栅器件和围栅器件(Gate-all-around)等。在同样条件下，围栅器件的栅控能力最强，特性也是最优的。随着器件的栅长按比例缩小，为了保持良好的电学特性，双栅或多栅器件的沟道横截面的尺寸将会减小到10nm左右，这些器件也可称为纳米线(Nanowire)器件。围栅器件和纳米线器件，以其栅控能力强、短沟效应抑制明显、器件特性优异，引起人们极大关注和研究热情。
但是，现在已报道的纳米线器件和纳米尺度的围栅器件，或者受到结构本身的局限，或者会带来工艺制备上的困难等，使得纳米线器件和围栅器件的优势往往不能充分体现。
譬如，文献1(F.L.Yang，D.H.Lee，H.Y.Chen，et al.，“5nm-gate nanowire FinFET”，in Symp.VLSI Tech.Dig.，2004，pp196-197)所示的纳米线Ω栅器件(如图1(a)-(d)所示)，存在如下问题(1)在SOI衬底上制备，成本很高；(2)由于制备硅纳米线需要很薄的顶层硅膜，SOI衬底上的沟道与源漏的硅膜厚度相同，如图1(c)所示，使得源漏的寄生串联电阻增大，开态驱动电流有限；(3)同时，该硅纳米线器件的沿沟道垂直方向的剖面结构为Ω栅结构，如图1(b)和(d)所示，不是围栅结构，栅控能力还有待于进一步提高。
针对文献1中的问题，文献2(S.D.Suk，S.Y.Lee，et al.，“High performance 5nm radiusTwin Silicon Nanowire MOSFET(TSNWFET)fabrication on bulk Si wafer，characteristics，andreliability”，in IEDM Tech.Dig.，2005，pp717-720)提出了如图2(a)-(c)所示的硅纳米线围栅场效应晶体管，其特征在于(1)基于体硅衬底，减小了衬底成本；(2)源和漏都与体硅衬底相连，可以采用较深的源漏结，减小源漏的寄生串联电阻，增大开态驱动电流；(3)在体硅衬底上面的沟道是完全相同的剖面结构为圆形、D≤10nm的双硅纳米线，并被栅氧和多晶硅栅围绕，形成双硅纳米线围栅器件；可以显著提高栅控能力、抑制短沟效应，并提高了近一倍的开态驱动电流。
但是，这种双纳米线围栅器件，还存在如下问题(1)如图2(b)和(c)所示，在沟道区即双纳米线的正下方的体硅衬底表面存在寄生管，由寄生的栅氧、寄生的沟道以及共用的源、漏和多晶硅栅组成；寄生管使得该器件的泄漏电流增大、开关比减小，使得器件功耗增大，不适于低功耗逻辑(Low-power Logic)应用；寄生管的栅电容也使得总的栅电容增大，使得器件的交流特性恶化，也降低了器件开关速度，不适于高速逻辑(High-speed Logic)应用；(2)同时，在工艺制备中，文献2的SiGe腐蚀牺牲层和作为纳米线的硅层都是外延生长的，工艺成本仍然很高；(3)在相同的版图下，有源区版的沟道区宽度一定(50～80nm)，文献2的器件的有效沟道宽度为2πD≈6D(约60nm)，即就是这种器件的有效沟道宽度有限，这将限制开态驱动电流的进一步提高。
因此，如何进一步优化MOSFET的器件结构和工艺制备方法、提高器件性能(如减小泄漏电流、增大开态驱动电流、提高开关比、减小寄生管效应、优化交流特性、提高器件开关速度)，充分体现使得纳米线器件或者围栅器件的优势，正是现在国际上MOSFET领域研究的热点和难点。
发明内容
针对上述的双纳米线围栅器件存在的问题，为了进一步优化器件直流特性和交流特性、提高器件开关速度，本发明提出了一种双鳍型沟道围栅场效应晶体。
一种双鳍型沟道围栅场效应晶体管，该场效应晶体管基于体硅衬底，沟道被栅氧和多晶硅栅围绕、形成围栅结构，源和漏都与体硅衬底相连，沟道为两个完全相同的鳍型Fin，形成双鳍型沟道，鳍型沟道的剖面结构为长方形；双鳍型沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，形成双鳍型沟道即体在绝缘层上的结构。
所述的双鳍型沟道截面为，宽度W≤10nm、高度H为30～50nm的长方形；双鳍型沟道的有效沟道宽度为160～240nm。
所述的双鳍型沟道的正下方和体硅衬底之间的二氧化硅绝缘层的厚度为150～250nm。
所述的源和漏的结深大于双鳍型沟道的高度，可以达到40～60nm。
本发明的另一目的是提供一种上述的双鳍型沟道围栅场效应晶体管的制备方法。该制备方法，包括如下步骤1)在体硅衬底上，淀积二氧化硅和氮化硅；有源区版光刻；刻蚀氮化硅和二氧化硅，形成双层硬掩膜；
2)刻蚀场区的硅，刻蚀的尺寸自对准定义了双鳍型沟道的剖面结构的高度H；再二氧化硅淀积、刻蚀形成侧墙，以保护沟道；3)刻蚀场区的硅，形成浅槽；各向同性刻蚀硅，使得沟道的正下方的硅被刻空；去掉二氧化硅侧墙，湿法腐蚀氮化硅，横向腐蚀的尺寸自对准定义双鳍型沟道的剖面结构的宽度W，宽度W小于高度H；4)淀积二氧化硅，化学机械抛光平坦化，形成浅槽隔离；同时形成沟道即体在绝缘层上的结构，而源和漏仍然与体硅衬底相连；5)再次淀积氮化硅层；栅版光刻，栅版与上述步骤3中氮化硅横向腐蚀的位置的覆盖，自对准定义双鳍型沟道的位置；刻蚀两层氮化硅、再刻蚀二氧化硅和硅，自对准形成在绝缘层上的双鳍型沟道；6)腐蚀二氧化硅，使得双鳍型沟道悬空；工艺优化双鳍型沟道的结构，形成完全相同的截面为长方形的双鳍型沟道，干氧氧化形成栅氧；7)淀积多晶硅作为栅材料，磷掺杂和退火激活，化学机械抛光平坦化，形成围绕双鳍型沟道的栅氧和多晶硅栅，形成围栅结构；8)去氮化硅，掺杂注入砷，形成n+源和漏。
所述的步骤1)中，有源区版的沟道区的宽度为50～80nm。
所述的步骤2)中，刻蚀场区的硅35～60nm。
所述的步骤3)中，刻蚀场区的硅250～350nm，即为浅槽的深度；各向同性刻蚀硅30～50nm。
所述的步骤3)中，氮化硅的横向腐蚀的尺寸为15～20nm。
所述的步骤4)中，淀积二氧化硅的厚度为400～500nm。
其中，本发明的BOI结构的双鳍型沟道围栅器件的一些关键结构参数，如双鳍型沟道的宽W和高H、BOI结构的二氧化硅绝缘层的厚度、栅长LG、栅氧厚度、沟道和源漏的掺杂浓度和分布，都可以根据设计需要作出调整。本发明的制备方法，采用常规CMOS制备的工艺，如氧化、淀积、刻蚀和腐蚀等，通过新的工艺集成(Process Integration，即工艺的组合)，在体硅衬底上可以自对准实现BOI结构(体在绝缘层上)的双鳍型沟道围栅场效应晶体管。该制备方法与现有的常规CMOS技术完全兼容，不需要SOI衬底、也不需要高成本的外延等工艺，在实现优化的器件特性的同时，也可以减小衬底成本和工艺制备成本。
相比于文献2，本发明的双鳍型沟道围栅器件的优点在于(1)最大的特点在于采用了双鳍型沟道的围栅结构，双鳍型沟道的宽度≤10nm、高度为30～50nm，在相同的版图下(有源区版的沟道区宽度为50～80nm)，其有效沟道宽度至少可以达到160nm(而文献2的有效沟道宽度约为60nm)，因此开态驱动电流可以提高约两倍。(2)采用BOI结构，双鳍型沟道的正下方有一个厚的二氧化硅绝缘层，可以消除在沟道正下方的体硅衬底表面的寄生管，阻断寄生管的泄漏通道，减小泄漏电流，提高器件的开关比，减小器件功耗；(3)BOI结构消除寄生管、减小了寄生栅电容，优化围栅器件的交流特性；结合开态驱动电流的数倍提高，可以显著提高器件开关速度。
因此，本发明所提出的体在绝缘层上(BOI结构)的双鳍型沟道围栅器件，在直流特性和器件开关速度上都有着显著的优势，在高速、高性能和低功耗的逻辑电路中有着广阔的应用前景，尤其适于高速、高性能逻辑电路应用。
图1为文献1的纳米线Ω栅器件的版图和结构图其中，图1(a)为该器件的版图示意图，M1为有源区版，M2为栅版；图1(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图，该器件为Ω栅结构；图1(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图；图1(d)为图1(b)对应的扫描电镜照片。
图1(b)-(d)中，相同的标号表示相同的部件101-SOI硅片衬底的背面硅 102-SOI硅片衬底的二氧化硅埋层(Buried-Oxide)103-多晶硅栅(Poly-Si Gate)104-纳米线Ω栅器件的栅氧105-纳米线Ω栅器件的沟道 106-纳米线Ω栅器件的源107-纳米线Ω栅器件的漏图2为文献2的纳米线围栅器件的版图和结构示意图其中，图2(a)为该器件的版图示意图，M1为有源区版，M2为栅版，深色的部分为双纳米线；图2(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图，可以看到沟道为双纳米线的结构，同时双纳米线即沟道的正下方存在寄生管；图2(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图。
图2(b)和(c)中，相同的标号表示相同的部件201-体硅衬底(p-掺杂) 202-STI隔离的场区的二氧化硅203-多晶硅栅(Poly-Si Gate)204-双纳米线围栅器件的栅氧205-双纳米线(沟道)206-双纳米线(沟道)正下方的寄生管的栅氧207-寄生管的沟道208-双纳米线围栅器件的源209-双纳米线围栅器件的漏图3为本发明所提供的基于体硅衬底的体在绝缘层上(BOI结构)的双鳍型沟道围栅器件的版图和结构示意图其中，图3(a)为该器件的版图示意图，M1为有源区版，M2为栅版，深色的部分为双鳍型沟道；图3(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图，可以看到沟道为双鳍型的结构，同时双鳍型沟道的正下方有一层厚的二氧化硅绝缘层，可以消除衬底的寄生管；图3(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图，可以看到沟道的位置为BOI结构，而源和漏仍然与体硅衬底相连。
图3(b)和(c)中，相同的标号表示相同的部件301-体硅衬底(p-掺杂) 302-STI隔离的场区的二氧化硅303-多晶硅栅(Poly-Si Gate)304-栅氧305-双鳍型沟道 306-双鳍型沟道正下方和体硅衬底之间的二氧化硅绝缘层307-源 308-漏图4(a)和(b)为本发明提供的BOI结构的双鳍型沟道围栅器件的漏端电流(包括泄漏电流Ioff、开态驱动电流Ion)、栅电容(CG)与文献2的比较图表。
图5(a)-(h)是本发明一实施例的基于体硅衬底的体在绝缘层上(BOI结构)的双鳍型沟道围栅器件的制备方法的工艺流程及其各步骤所对应产品结构的示意图。
图5(a)-(h)中，相同的标号表示相同的部件501-体硅衬底(p-掺杂) 502-作硬掩膜的SiO2层503-作硬掩膜的Si3N4层 504-保护硅沟道的SiO2侧墙505-悬空的硅沟道(其厚度可以定义双鳍型沟道的剖面结构的高度H)506-硅沟道的正下方的悬空位置(用来填充SiO2作绝缘层)507-Si3N4层被横向腐蚀的位置(定义双鳍型沟道的位置，横向腐蚀的尺寸定义了双鳍型沟道的剖面结构的宽度W)508-STI隔离的场区的二氧化硅509-双鳍型沟道的正下方的SiO2绝缘层510-用作CMP平坦化停止层的Si3N4层511-双鳍型沟道512-栅氧513-多晶硅栅(Poly-Si Gate)514-源515-漏具体实施方式
以下结合附图详细描述本发明所提供的双鳍型沟道围栅场效应晶体管及其制备方法，但不构成对本发明的限制。
如图3所示，为本实施例的双鳍型沟道围栅器件。该器件基于体硅衬底。从沿沟道的垂直方向的剖面结构看，沟道为两个完全相同的长方形的鳍型(Twin Fin)，即双鳍型沟道，其宽度≤10nm、高度为30～50nm，其有效沟道宽度可以达到160～240nm；双鳍型沟道被栅氧(Gate Oxide)围绕、然后再被栅(Gate)围绕，形成围栅器件；在双鳍型沟道的正下方和衬底之间，有一层厚150～250nm的二氧化硅绝缘层，形成双鳍型沟道(可简称为体)在绝缘层上的结构(Body-on-Insulator，BOI结构)。从沿沟道方向的剖面结构看，体在绝缘层上，而源和漏都与衬底相连，源和漏的结深大于双鳍型沟道的高度，可以达到40～60nm，以减小源和漏的寄生串联电阻。
如图3(a)所示为该器件的版图，M1有源区版被M2栅版覆盖的部分为沟道区、没被覆盖的部分为源区和漏区，沟道区的宽度(A1A2方向)为60nm，沟道区的长度(B1B2方向)即栅长30nm。如图3(b)和(c)分别为该器件的沿沟道的垂直方向(A1A2方向)和沿沟道方向(B1B2方向)的剖面结构。如图3(b)中作为沟道的双鳍型沟道305的剖面结构为宽10nm高30nm的长方形，双鳍型沟道的有效沟道宽度为160nm；双鳍型沟道被厚度为1.2nm的栅氧304围绕，再被厚200nm的多晶硅栅303围绕，上面有厚100nm的多晶硅、下面有厚70nm的多晶硅；双鳍型沟道305正下方有一层厚200nm的二氧化硅绝缘层306，形成体在绝缘层上的BOI结构。如图3(c)中STI隔离的场区的二氧化硅302厚300nm；由于采用BOI结构，双鳍型沟道305和多晶硅栅303都形成在绝缘层上；源307、漏308仍然与体硅衬底301相连，可以采用较大的结深40nm，以减小源和漏的寄生串联电阻，增大开态驱动电流。厚的二氧化硅绝缘层306，可以消除了沟道正下方的体硅衬底301上的可能存在的寄生管效应，减小泄漏电流、提高开关比、减小栅电容、优化交流特性、提高器件开关速度。
本实施例中的双鳍型沟道围栅器件的直流特性和交流特性，与文献2的比较，分别如图4(a)和(b)所示。两种器件的栅长30nm、栅氧厚度1.2nm、阈值电压0.22V(伏特)等参数相同，本发明的器件的双鳍型沟道的宽10nm高30nm，而文献2的双纳米线的直径10nm。图4(a)为直流特性的漏端电流(包括泄漏电流Ioff、开态驱动电流Ion)的比较图中横坐标为栅电压(VG)，纵坐标为漏端电流(ID)，漏压1.1V时。(1)栅压0V时的ID定义为为泄漏电流Ioff，本发明的器件相比文献2的器件，可以使得Ioff减小12倍；(2)栅压1.1V时的ID定义为开态驱动电流Ion，由于本发明的围栅器件采用双鳍型沟道，其有效沟道宽度可以增大约两倍，开态驱动电流提高187％；(3)开关比(Ion/Ioff)可以提高约34倍。图4(b)为交流特性的栅电容(CG)的比较图中横坐标为VG，纵坐标为栅电容CG，可以看出本发明的器件由于消除了衬底的寄生管、减小了寄生栅电容，即使本征栅电容(与有效沟道宽度成正比)增大约两倍，在栅压1.1V，总的栅电容近似相等。器件开关速度以Ion/CG·Vdd来衡量，Vdd为工作电压、取1.1V，本发明的器件相比文献2的器件，器件开关速度可以提高180％。
本发明双鳍型沟道围栅场效应晶体管的制备方法，主要包括如下步骤(步骤1-步骤8)步骤1在体硅衬底，淀积二氧化硅(SiO2)和氮化硅(Si3N4)；沟道注入硼；有源区版光刻，有源区版的沟道区的宽度为50～80nm；刻蚀氮化硅和氧化层，形成双层硬掩膜。
步骤2刻蚀场区的硅35～60nm，刻蚀的尺寸自对准地定义双鳍型沟道的剖面结构的高度H；再淀积SiO2、刻蚀形成侧墙，保护沟道。
步骤3刻蚀场区的硅250～350nm，形成浅槽；各向同性刻蚀硅30～50nm，大于有源区版的沟道区的一半宽度，使得沟道区位置下面的硅都被刻空；去掉SiO2侧墙，湿法腐蚀Si3N4为15～20nm(湿法腐蚀是各向同性的)，横向腐蚀的尺寸自对准地定义双鳍型沟道的剖面结构的宽度W，宽度W小于高度H。
步骤4淀积SiO2为400～500nm，大于浅槽的深度；化学机械抛光(CMP)平坦化，形成浅槽隔离(STI)；同时形成BOI结构，沟道即体在二氧化硅绝缘层上，而源和漏仍然与体硅衬底相连。
步骤5再次淀积Si3N4层；栅版光刻，栅版与上述步骤3中氮化硅横向腐蚀的位置的覆盖，自对准定义双鳍型沟道的位置；刻蚀两层Si3N4，再刻蚀SiO2和硅，自对准形成在二氧化硅绝缘层上的双鳍型沟道。
步骤6腐蚀二氧化硅70～100nm，使得双鳍型沟道悬空；工艺优化双鳍型沟道的结构，最后形成两个完全相同的宽W≤10nm、高H为30～50nm的长方形的双鳍型沟道。干氧氧化，形成栅氧。
步骤7淀积多晶硅作为栅材料，磷掺杂和RTP(快速热退火)激活，CMP平坦化。栅氧和多晶硅栅都围绕双鳍型沟道，即形成围栅的结构。
步骤8去Si3N4，源漏掺杂注入砷，形成结深40～60nm的n+源和漏。
如图6所示。图6(a)-(n)所示的各器件结构与该制备方法中的各步骤对应。
以下结合各附图对该制备方法进行详细说明步骤1在p(100)体硅衬底上，淀积SiO2层30nm和Si3N4层100nm；沟道注入硼；M1有源区版光刻，有源区版沟道区的宽度为60nm；刻蚀Si3N4和SiO2，形成双层硬掩膜。
步骤2刻蚀场区的硅35nm，这个尺寸可以定义双鳍型沟道的剖面结构的高度H；再淀积SiO2，刻蚀SiO2形成侧墙，保护硅沟道。形成如图5(a)所示的剖面结构(沿沟道的垂直方向，如4(a)所示的A1A2方向)。
步骤3再次刻蚀场区的硅250nm，形成浅槽；各向同性刻蚀硅40nm，使得沟道区位置下面的硅都被刻空；去掉SiO2侧墙，湿法腐蚀Si3N4约15nm。腐蚀Si3N4的位置与M2栅版的覆盖可以定义双鳍型沟道的位置；横向腐蚀的尺寸可以定义双鳍型沟道的剖面结构的宽度W。形成如图5(b)所示的剖面结构(沿A1A2方向)。
步骤4淀积SiO2约500nm，化学机械抛光(CMP)平坦化，形成STI隔离；同时形成BOI结构，沟道在绝缘层上，而源和漏仍然与体硅衬底相连。形成如图5(c)所示的剖面结构(沿A1A2方向)，对应的B1B2方向的剖面结构如图5(d)所示。
步骤5淀积Si3N4层，M2栅版光刻，刻蚀两层Si3N4，再刻蚀SiO2和硅，自对准形成在二氧化硅绝缘层上的双鳍型沟道，形成如图5(e)所示的剖面结构(沿A1A2方向)。
步骤6腐蚀SiO2约70nm，使得双鳍型沟道悬空(但是双鳍型沟道正下方还有较厚的绝缘层)。形成如图5(f)所示的剖面结构(沿B1B2方向)；优化双鳍型沟道的结构，在H2环境950℃高温炉退火30分钟，改善双鳍型沟道的表面质量，并牺牲氧化减薄，使得双鳍型沟道的宽度减小到10nm、高度减小到30nm。再850℃干氧氧化、生成栅氧1.2nm。
步骤7淀积多晶硅约250nm，掺杂磷(P)约1×1016cm-2/40KeV，RTP(快速热退火)950℃、10s激活P，CMP平坦化。栅氧和多晶硅栅都围绕双鳍型沟道，形成围栅器件。形成如图5(g)所示的剖面结构(沿A1A2方向)。
步骤8去Si3N4，源漏掺杂As(砷)约5×1015cm-2/40KeV。形成如图5(h)所示的剖面结构(沿B1B2方向)。
步骤9进一步进行常规的后续工艺步骤，淀积低氧层，RTP退火激活杂质，光刻、刻蚀引线孔，溅射金属，光刻、刻蚀形成金属线，合金，钝化。
最后得到可以用于测试的体在绝缘层上(BOI结构)的双鳍型沟道围栅器件，其栅长30nm、双鳍型沟道的剖面结构的宽10nm高30nm、双鳍型沟道正下方和体硅称底之间的二氧化硅绝缘层厚度为200nm。
以上通过详细实施例描述了本发明所提供的双鳍型沟道围栅器件及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明的器件结构做一定的变形或修改；其制备方法也不限于实施例中所公开的内容。
权利要求
1.一种双鳍型沟道围栅场效应晶体管，该场效应晶体管基于体硅衬底，沟道被栅氧和多晶硅栅围绕、形成围栅结构，源和漏都与体硅衬底相连，其特征在于沟道为两个完全相同的鳍型Fin，形成双鳍型沟道，鳍型沟道的剖面结构为长方形；双鳍型沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，形成双鳍型沟道即体在绝缘层上的结构。
2.如权利要求1所述的双鳍型沟道围栅场效应晶体管，其特征在于，所述的双鳍型沟道的截面为，宽度W≤10nm、高度H为30～50nm的长方形；双鳍型沟道的有效沟道宽度为160～240nm。
3.如权利要求1所述的双鳍型沟道围栅场效应晶体管，其特征在于，所述的双鳍型沟道的正下方和体硅衬底之间的二氧化硅绝缘层的厚度为150～250nm。
4.如权利要求1所述的双鳍型沟道围栅场效应晶体管，其特征在于，所述的源和漏的结深大于双鳍型沟道的高度，为40～60nm。
5.一种制备如权利要求1所述的双鳍型沟道围栅场效应晶体管的方法，其特征在于，包括以下步骤1)在体硅衬底上，淀积二氧化硅和氮化硅；有源区版光刻；刻蚀氮化硅和二氧化硅，形成双层硬掩膜；2)刻蚀场区的硅，刻蚀的尺寸自对准定义了双鳍型沟道的剖面结构的高度H；再二氧化硅淀积、刻蚀形成侧墙，以保护沟道；3)刻蚀场区的硅，形成浅槽；各向同性刻蚀硅，使得沟道的正下方的硅被刻空；去掉二氧化硅侧墙，湿法腐蚀氮化硅，横向腐蚀的尺寸自对准定义双鳍型沟道的剖面结构的宽度W，宽度W小于高度H；4)淀积二氧化硅，化学机械抛光平坦化，形成浅槽隔离；同时形成沟道即体在绝缘层上的结构，而源和漏仍然与体硅衬底相连；5)再次淀积氮化硅层；栅版光刻，栅版与上述步骤3中氮化硅横向腐蚀的位置的覆盖，自对准定义双鳍型沟道的位置；刻蚀两层氮化硅、再刻蚀二氧化硅和硅，自对准形成在绝缘层上的双鳍型沟道；6)腐蚀二氧化硅，使得双鳍型沟道悬空；工艺优化双鳍型沟道的结构，形成完全相同的截面为长方形的双鳍型沟道，干氧氧化形成栅氧；7)淀积多晶硅作为栅材料，磷掺杂和退火激活，化学机械抛光平坦化，形成围绕双鳍型沟道的栅氧和多晶硅栅，形成围栅结构；8)去氮化硅，掺杂注入砷，形成n+源和漏。
6.如权利要求5所述的制备方法，其特征在于，所述的步骤1)中，有源区版的沟道区的宽度为50～80nm。
7.如权利要求5或6所述的制备方法，其特征在于，所述的步骤2)中，刻蚀场区的硅35～60nm。
8.如权利要求5所述的制备方法，其特征在于，所述的步骤3)中，刻蚀场区的硅250～350nm，即为浅槽的深度；各向同性刻蚀硅30～50nm。
9.如权利要求5或8所述的制备方法，其特征在于，所述的步骤3)中，氮化硅的横向腐蚀的尺寸为15～20nm。
10.如权利要求5所述的制备方法，其特征在于，所述的步骤4)中，淀积二氧化硅的厚度为400～500nm。
全文摘要
本发明提供了一种双鳍型沟道围栅场效应晶体，属于超大规模集成电路中的金属氧化物半导体场效应晶体管技术领域。该场效应晶体管基于体硅衬底，沟道被栅氧和多晶硅栅围绕、形成围栅结构，源和漏都与体硅衬底相连，沟道为两个完全相同的截面为长方形的鳍型Fin，形成双鳍型沟道；双鳍型沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，形成双鳍型沟道即体在绝缘层上的结构。本发明在高性能、高速和低功耗逻辑电路应用中都有明显优势。本发明还提供了一种上述的场效应晶体管的制备方法，该方法不需要SOI衬底和高成本的外延工艺，可以减小衬底成本和工艺制备成本。
文档编号H01L21/02GK101060136SQ20071011040
公开日2007年10月24日 申请日期2007年6月5日 优先权日2007年6月5日
发明者周发龙, 吴大可, 黄如, 王鹏飞, 诸葛菁, 张兴 申请人:北京大学