专利名称：系统级封装型静态随机存取存储器器件及其制造方法
技术领域：
本发明涉及一种半导体器件，并且尤其涉及一种静态随机存取存储器器件 及其制造方法。
背景技术：
静态随机存取存储器(SRAM)为一种可用于锁存器中以存储电路中的数 据的存储器器件。SRAM可具有相对快的操作速度和相对低的功耗。与动态随 机存取存储器(DRAM)不同，SRAM不需要周期性地刷新而存储信息。SRAM单元可具有两个下拉器件、两个存取器件和两个上拉器件。不同 类型的SRAM (其可根据上拉器件的配置进行分类)包括全互补金属氧化物半 导体(CMOS)型SRAM、高负载电阻器(HLR)型SRAM和全薄膜晶体管 (TFT)型SRAM。全CMOS型SRAM可采用P-沟道体(bulk)金属氧化物 半导体场效应晶体管(MOSFET)作为上拉器件。HLR型SRAM可采用具有 高电阻的多晶硅层作为上拉器件。TFT型SRAM可采用P沟道薄膜晶体管 (TFT)作为上拉器件。由于TFT型SRAM能显著降低单元的尺寸，TFT型 SRAM器件可用于专用于数据存储的半导体器件中。图1A示例性示出了 SRAM器件的电路图。图IB示例性示出了全CMOS 型SRAM器件的部件。如图1A所示，单位SRAM单元可包括存取N-沟道金 属氧化物半导体(MOS)晶体管T1和T6。当字线WL激活时，晶体管Tl可 将位线BL连接到第一节点Nl。当字线WL激活时，晶体管T2可将位线连 接到存储器单元的第二节点N2。单位SRAM单元可包括P-沟道MOS晶体管 T2和T4。晶体管T4可将电源电压Vcc连接到节点Nl 。晶体管T2可将电源 电压Vcc连接到节点N2。单位SRAM单元可包括驱动N沟道MOS晶体管T3和T5。晶体管T3可将节点N2连接到地电压Vss。晶体管T5可将节点Nl 连接到地电压Vss。可通过在第二节点N2处的信号控制P沟道MOS晶体管T2和驱动N沟 道MOS晶体管T3以向第一节点Nl提供电源电压Vcc或地电压Vss。类似地， 可通过在第一节点Nl处的信号控制P沟道MOS晶体管T4和驱动N沟道MOS 晶体管T5以向第二节点N2供应电源电压Vcc或地电压Vss。 N沟道MOS晶 体管T1 (例如，存取器件)、驱动N沟道MOS晶体管T3 (例如，下拉器件) 和P沟道MOS晶体管T2 (例如，上拉器件)在第一节点N1处连接以存储数 据。同样，N沟道MOS晶体管T6、驱动N沟道MOS晶体管T5和P沟道 MOS晶体管T4在第二节点N2处连接以存储数据。如图1B所示，为了形成N沟道MOS晶体管(例如，晶体管T1、 T3、 T5禾nT6)和P沟道MOS晶体管(例如，T2和T4)，在半导体衬底中形成P 阱10a和N阱10b。通过器件分离膜12限定有源区域13a和13b。多个多晶硅 层14a、 14b和14c可与有源区域13a和13b相交叉。可将N型掺杂剂注入到 P阱10a中的有源区域13a中以形成N沟道MOS晶体管。类似地，可将P型 惨杂剂注入到N阱10b中的有源区域13b中以形成P沟道MOS晶体管。图 1B中示出了晶体管T1、 T2、 T3、 T4、 T5禾n T6。各个晶体管的栅区域和源/ 漏区域可经由触点16a、 16b和16c而连接到上金属线或经由形成于多晶硅层 14a和14b上的硅化物而彼此连接。为了制造图1B中的SRAM器件，可执行数个离子注入步骤。例如，可能 需要执行两次离子注入以形成N阱和P阱(即， 一次用于N阱而一次用于P 阱)。为了形成N沟道和P沟道晶体管中的沟道，可实施两次离子注入。另 外，为了形成轻掺杂漏(LDD)，必须额外地实施两次离子注入。因此，为了 制造SRAM器件，总共需要实施六次基本离子注入。对于每次离子注入，需 要执行各种详细的工艺(例如，用于打开离子注入区域的光刻、用于注入掺杂 剂的离子注入、去除用作掩模的感光膜的灰化、使用硫化物酸在灰化之后去除 残留聚合物的清洗步骤)。因此，由于N沟道MOS晶体管和P沟道MOS晶 体管都形成于同一衬底上，图1B中示出的结构需要相对多数量的工艺，从而 使制造工艺相对复杂。 发明内容本发明的实施方式涉及一种系统级封装(SiP)型静态随机存取存储器 (SRAM)器件。本发明的实施方式涉及一种相对简单的制造SRAM器件的 方法。在该实施方式中，可利用最少数量的离子注入和光刻工艺制造SiP型 SRAM器件。在该实施方式中，静态随机存取存储器器件的单位存储器单元可包括四个 N沟道金属氧化物半导体晶体管和两个P沟道金属氧化物半导体晶体管。在该 实施方式中， 一种器件可包括以下至少其中之一包括多个N沟道金属氧化 物半导体晶体管的第一衬底，该N沟道MOS晶体管包括存取晶体管和驱动晶 体管；包括用作上拉器件的多个P沟道金属氧化物半导体晶体管的第二衬底； 形成于第一衬底和第二衬底至少其中之一上的第一连接器件，用于将多个N 沟道金属氧化物半导体晶体管连接到多个P沟道金属氧化物半导体晶体管，其 中形成于第一衬底上的四个N沟道金属氧化物半导体晶体管以及形成于第二 衬底上的两个P沟道金属氧化物半导体晶体管形成单位存储器单元。本发明的实施方式涉及一种制造静态随^L存取存储器器件的方法，其中单 位存储器单元包括四个N沟道金属氧化物半导体晶体管和两个P沟道金属氧 化物半导体晶体管。在该实施方式中，该方法可包括以下至少一个步骤形成 多个N沟道金属氧化物半导体晶体管以在第一衬底上形成存取晶体管和驱动 晶体管;在第二衬底上形成用作上拉器件的多个P沟道金属氧化物半导体晶体 管；层叠该第一衬底和第二衬底以使多个N沟道金属氧化物半导体晶体管连 接到多个P沟道金属氧化物半导体晶体管。
图IA是示出静态随机存取存储器器件的单位单元的电路图； 图IB是示出静态随机存取存储器器件的布局图；图2A是示出根据本发明实施方式的静态随机存取存储器器件的两个单位 N沟道金属氧化物半导体(NMOS)单元的布局图；图2B是示出根据本发明实施方式的形成于第一半导体衬底上的多个 NMOS单元单位的平面图；图3A是示出根据本发明实施方式的SRAM器件的两个P沟道金属氧化
物半导体(PMOS)单元单位的布局图；图3B是示出根据本发明实施方式的形成于第二半导体衬底上的多个 PMOS单元单位的平面图；图4是示出根据本发明实施方式通过层叠多个半导体衬底形成的系统级 封装型SRAM器件的示意图。
具体实施方式
图4示出了根据本发明实施方式的静态随机存取存储器(SRAM)器件。 第一衬底Subl可包括多个N沟道金属氧化物半导体(NMOS)单位。每个单 位第一衬底SuM可包括四个NMOS晶体管以形成存取晶体管和驱动晶体管。 第二衬底Sub2可包括多个P沟道金属氧化物半导体(PMOS)单元。每个单 元第二衬底Sub2可包括用作上拉器件的两个PMOS晶体管。在该实施方式中， 第二衬底Sub2的PMOS单元(例如，PMOS晶体管)可与第一衬底Subl的 相应NMOS单元(例如，四个NMOS晶体管)相耦合以形成存储器单元单位。在该实施方式中，在系统级封装(SiP)形成工艺中将第一衬底Subl与第 二衬底Sub2层叠在一起。在该实施方式中，可在第二衬底Sub2中形成渗透 (penetration)电极VI以将形成于第二衬底Sub2上的PMOS晶体管连接到形 成于第一衬底Subl上的NMOS晶体管。在该实施方式中，可在第三衬底Sub3 上形成单元驱动电路(例如，其可驱动SRAM存储器器件)。可以使用SiP 型渗透电极V2将单元驱动电路连接到第二衬底Sub2。可通过层叠多个半导体衬底以形成SiP配置的存储器单元而形成SRAM 器件，从而在多个半导体衬底中划分存储单元单位中的晶体管。通过在不同衬 底之间划分存储器单元单位中的晶体管，可使离子注入和光刻工艺的数量最小 化。例如，用于注入离子的掩模数量可减少三分之一，并且使用感光膜的光刻 工艺的数量显著减少。在该实施方式中，由于NMOS和PMOS晶体管没有形 成于同一衬底上，所以工艺数量最少。如图2A和2B中所示，根据本发明的实施方式，形成于第一衬底Subl 上的单位NMOS单元Nul可包括两个存取晶体管Tl和T6以及两个驱动晶体 管T3和T5。单位NMOS单元Nul可通过制造半导体器件的方法形成。由于 PMOS晶体管没有形成于第一衬底Subl上，仅需要执行形成NMOS晶体管的 工艺。在该实施方式中，单位NMOS单元Nul可以与单位单元Nu2对称并且 有源区域130a可以相同图案重复形成。可通过多晶硅层140c形成字线并且可 以在字线与有源区域130a交叉的位置形成各自的存取晶体管Tl和T6。在单 位单元中，其它多晶硅层140a和140b可形成驱动晶体管T5和T3。如图3A和图3B中所示，根据本发明的实施方式，形成于半导体衬底Sub2 上的多个PMOS晶体管可用作上拉器件。如图3A所示，两个各自的PMOS 晶体管T2和T4可形成于PMOS单元单位Pul和Pu2中。在该实施方式中， 可在有源区域130b与多晶硅层150a和150b交叉的位置处形成PMOS晶体管 T2和T4。如图2A和图3A中所示，形成两个NMOS单元单位Nul和Nu2 (即，图 2A)和两个PMOS单元单位Pul和Pu2 (即，图3A)。然而，本领域的普通 技术人员可理解可使用其它数量的单位(包括单一单位)。在该实施方式中， 如图2B和3B所示，多个单位图案可重复形成于半导体衬底Subl和Sub2上。 在该实施方式中，在图2A中的单位NMOS单元Nul可连接到图3A中的单位 PMOS单元Pul以形成单一单位的SRAM存储单元。如图4中所示，层叠该第一衬底Subl和第二衬底Sub2并且单位NMOS 单元通过渗透电极VI连接到单位PMOS单元。可通过形成于第一衬底Subl 上的四个NMOS晶体管(例如，Tl、 T3、 T5和T6)以及形成于第二衬底Sub2 上的两个PMOS晶体管(例如，T2和T4)形成单位SRAM存储器单元。在 该实施方式中，可通过SiP制造工艺层叠第一衬底Subl和第二衬底Sub2。如图4所示，根据本发明的实施方式，形成于第三衬底Sub3上的驱动电 路Op可驱动第一衬底Subl和第二衬底Sub2中的存储器单元。在该实施方式 中，将第三衬底Sub3层叠到第二衬底Sub2上。可通过SiP处理方法层叠该第 三衬底Sub3。可在第三衬底Sub3中形成渗透电极V2。在该实施方式中，NMOS晶体管和PMOS晶体管可形成SRAM器件的存 储器单元单位，并且该NMOS晶体管和PMOS晶体管形成于不同的衬底上。 包括NMOS晶体管的衬底可通过SiP处理方法层叠到包括PMOS晶体管的衬 底上以形成存储器单元单位。由于可能不需要在同一衬底上形成NMOS和 PMOS晶体管，所以可能不需要执行区分NMOS晶体管和PMOS晶体管的工 艺。因此，可使离子注入和光刻工艺最少。
对本领域的普通技术人员来讲，对本发明进行各种变型和修改是明显及显 而易见的。因此，本发明意欲使在此公开的实施方式覆盖明显和显而易见的修 改和变型，只要它们在附加的权利要求书及其等价物的范围内。
权利要求
1、 一种装置，包括第一衬底，其包括至少一个N沟道金属氧化物半导体晶体管；以及 第二衬底，其包括至少一个P沟道金属氧化物半导体晶体管，其中所述至少一个N沟道金属氧化物半导体晶体管和所述至少一个P沟道金属氧化物半导体晶体管包括存储器单元单位。
2、 根据权利要求1所述的装置，其特征在于，所述存储器单元单位为静 态随机存取存储器单元单位。
3、 根据权利要求1所述的装置，其特征在于，所述至少一个N沟道金属 氧化物半导体晶体管包括四个N沟道金属氧化物半导体晶体管。
4、 根据权利要求3所述的装置，其特征在于，所述四个N沟道金属氧化 物半导体晶体管包括存取晶体管和驱动晶体管。
5、 根据权利要求1所述的装置，其特征在于，所述至少一个P沟道金属 氧化物半导体晶体管包括两个P沟道金属氧化物半导体晶体管。
6、 根据权利要求5所述的装置，其特征在于，所述两个P沟道金属氧化 物半导体晶体管包括上拉器件。
7、 根据权利要求1所述的装置，其特征在于，还包括形成于所述第一衬 底和所述第二衬底其中之一上的第一连接器件，用于将所述至少一个N沟道 金属氧化物半导体晶体管连接到所述至少一个P沟道金属氧化物半导体晶体 管。
8、 根据权利要求1所述的装置，其特征在于，还包含第三衬底，其中该 第三衬底包括-驱动单路，用于驱动所述存储器单元单位；以及第二连接器件，用于将所述驱动电路连接到所述单元存储器单元。
9、 根据权利要求8所述的装置，其特征在于，所述第一连接器件和所述 第二连接器件的至少其中之一为系统级封装型通孔电极。
10、 根据权利要求1所述的装置，其特征在于，所述第一衬底和所述第二 衬底以系统级封装配置层叠在一起。
11、 一种方法，包括 在第一衬底上形成至少一个N沟道金属氧化物半导体晶体管；以及 在第二衬底上形成至少一个P沟道金属氧化物半导体晶体管，其中所述至少一个N沟道金属氧化物半导体晶体管和所述至少一个P沟道金属氧化物半导体晶体管包括存储器单元单位。
12、 根据权利要求11所述的方法，其特征在于，所述存储器单元单位为 静态随机存取存储器单元单位。
13、 根据权利要求ll所述的方法，其特征在于，所述至少一个N沟道金 属氧化物半导体晶体管包括四个N沟道金属氧化物半导体晶体管。
14、 根据权利要求13所述的方法，其特征在于，所述四个N沟道金属氧 化物半导体晶体管包括存取晶体管和驱动晶体管。
15、 根据权利要求ll所述的方法，其特征在于，所述至少一个P沟道金 属氧化物半导体晶体管包括两个P沟道金属氧化物半导体晶体管。
16、 根据权利要求15所述的方法，其特征在于，所述两个P沟道金属氧 化物半导体晶体管包括上拉器件。
17、 根据权利要求11所述的方法，其特征在于，还包括在所述第一衬底 和所述第二衬底至少其中之一上形成第一连接器件，以将所述至少一个N沟 道金属氧化物半导体晶体管连接到所述至少一个P沟道金属氧化物半导体晶 体管。
18、 根据权利要求11所述的方法，其特征在于，还包括形成第三衬底， 其中该第三衬底包括驱动电路，用于驱动所述存储器单元单位；以及第二连接器件，用于将所述驱动电路连接到所述单位存储器单元。
19、 根据权利要求18所述的方法，其特征在于，所述第一连接器件和所 述第二连接器件的至少其中之一为系统级封装型通孔电极。
20、 根据权利要求11所述的方法，其特征在于，还包括将所述第一衬底 和所述第二衬底一起层叠为系统级封装配置。
全文摘要
本发明公开了一种器件，其包括以下至少其中之一包括多个N沟道金属氧化物半导体晶体管的第一衬底，该N沟道MOS晶体管包括存取晶体管和驱动晶体管；包括用作上拉器件的多个P沟道金属氧化物半导体晶体管的第二衬底；形成于第一衬底和第二衬底的至少其中之一上的第一连接器件，用于将多个N沟道金属氧化物半导体晶体管连接到多个P沟道金属氧化物半导体晶体管，其中形成于第一衬底上的四个N沟道金属氧化物半导体晶体管以及形成于第二衬底上的两个P沟道金属氧化物半导体晶体管形成单位存储器单元。
文档编号H01L25/00GK101145559SQ200710145358
公开日2008年3月19日 申请日期2007年9月11日 优先权日2006年9月12日
发明者朴真河 申请人:东部高科股份有限公司