专利名称：芯片的和晶片的工艺测试方法与集成电路结构的制作方法
技术领域：
本发明涉及一种芯片的工艺测试方法、晶片的工艺测试方法以及集成电 路结构。
背景技术：
在集成电路(Integrated Circuit, IC)蓬勃发展的今日，元件缩小化与集成化 是必然的趋势，也是各界积极发展的重要课题。因此，在集成电路或芯片的 制造过程中，不管是在哪一个阶段的工艺，对集成电路或芯片进行电性能的 测试都是必须的。
在集成电路的开发过程中，经常需要改变工艺条件以决定最佳工艺参数 值或元件参数值，来提高集成电路制造的合格率。因此，在研究和开发以及 生产设备中的工程实验(Design Of Experiment, DOE)中，需要使单一晶片用于 一实验中每一资料点上。若研发者希望使用多个不同参凄"直进行实验，则需 要等于不同参数值的数目的多个晶片。而晶片(特别是大直径的晶片)的成本 在使工艺和元件参数最佳化时是很昂贵的。以上述的工程实验对晶片进行测 试，将会花费较多的时间和成本。
另外，在半导体工艺中，有许多因素影响制造出来的产品是否可用，因 此在设计电路时，必需考虑配合生产完成后的测试需求，预先加入测试点或 测试结构。当晶片制造完成后，根据预订的测试项目进行晶片量测方法 (Wafer Acceptance Testing, WAT)的数据测试，由测试的结果可评估在工艺中 可能发生的问题。
现有技术的做法是在每一个批次(Lot)的产品中做抽样(Split)测试，即在 一个批次的产品中抽选出一定比例的样品，进行所有项目的测试，再依据测 试结果分析在工艺中可能发生的问题，并且使用统计的方法将结果推展至同 一批次的所有产品上。
然而，上述的抽样测试，若是在比较差的分批条件下进行测试，则会造 成合格率的损失。而在工艺中基线(Baseline)改变，也可能使得工艺窗口
(Process Window)飘移，则必须另外进行测试。另外，上述的工程实验和晶 片测试方法，是在晶片制作完成后才进行测试，若是工艺中发生异常，则无 法立即做改善，而需要等待测试结果出来后，才能另^f亍失败性分析或位移的 工程实验。所以在这些情形下，将会花费更多的测试时间。因此，快速且精 确的测试方法就更加需要。
发明内容
本发明提供一种集成电路的电路结构，可快速有效的分析产品各参数的 合格率特性并回馈至工艺改善，进而达到快速合格率提升的目的。
本发明提出 一 种芯片的工艺测试方法，而此芯片的电路布局至少具有第 一阵列单元和第二阵列单元。此工艺测试方法包括位移第二阵列单元，使 得第一阵列单元和第一阵列单元相距一预设距离。比较第一阵列单元和第二 阵列单元的电气特性，以评估上述芯片的合格率。
本发明再提出一种晶片的工艺测试方法，而此晶片的电路布局具有多个 芯片，且每一个芯片具有多个阵列单元。此工艺测试方法包括位移些阵列 单元其中至少部分一预设距离。比较位移前和位移后的每一阵列单元的电气 特性，以评估上述晶片的合格率。
本发明提供一种集成电路结构，适用于晶片的电路布局。此集成电路结 构至少包括第一阵列单元和第二阵列单元。第二阵列单元和第一阵列单元相 互连接，且具有一第一连接面。其中，第二阵列单元沿着第一连接面位移一 预设距离。
本发明藉由位移集成电路结构中的阵列单元，再比较位移前和位移后的 阵列单元的电气特性，并经由上述的比较结果，即可评估相关合格率与该工 艺位移因子的相关性与容忍度(tolerance)，进而获得工艺目标(target)是否已最 佳化的结果。因此，本发明可加快合格率特性分析的速度并有效调整相关工 艺，达到快速提升合格率的目的。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合附图，作详细it明如下。
图l绘示为本发明一实施例的集成电路结构的布局图。
图2绘示为本发明 一 实施例的晶片的工艺测试方法的流程图。 图3绘示为本发明一实施例的集成电路结构的布局图。
图4绘示为本发明一实施例的集成电路结构的布局图。 图5绘示为本发明 一 实施例的芯片的阵列矩阵的示意图。 附图标记说明 110:阵列单元
S210 S230:本发明实施例的晶片的工艺测试方法的各步骤
300、 400:集成电^各结构
310、 410:第一阵列单元
320、 420:第二阵列单元
430:第三阵列单元
500:芯片的阵列矩阵
510: —对位线
具体实施例方式
在下述实施例中，集成电路结构适用于一晶片的电路布局，而此晶片的 电路布局例如可用于一 90纳米工艺上，然而并不以此为限。上述晶片具有 多个芯片，且每一芯片具有多个阵列单元，而上述阵列单元110以阵列方式 排列，如图1所示。
图2绘示为本发明的一实施例的晶片的工艺测试方法的流程图。图3绘 示为本发明第一实施例的集成电路结构的布局图。请先参照图3，此集成电 路结构300包括第一阵列单元310和第二阵列单元320。第一阵列单元310 为与标准设计的集成电路图l相同的结构，第二阵列单元320为本发明提供 的特殊结构线路。请同时参照图2和图3，上述测试方法的步骤如下在步 骤S210中，藉由掩模的设计，将阵列单元其中至少部分位移一预设距离， 此距离例如可为5纳米(nanometer， nm)。由图3可看出，集成电^各结构300 中的第一阵列单元310为图l的位移前的阵列单元，集成电路结构300中的 第二阵列单元320为图1的位移后的阵列单元。而第二阵列单元320是沿着 与第一阵列单元310的连接面位移上述预设距离。
接着，在步骤220中，经由一测试程序对第一阵列单元310和第二阵列 单元320进行电气特性测试，以获得第一和第二阵列单元310、 320的电气
特性的结果。而上述测试程序例如可为晶片量测方法。
在步骤S230中，比较位第一阵列单元310和第二阵列单元320的电气 特性的结果，以评估集成电路结构中阵列单元位移对合格率的反应。而第二 阵列单元320将会改变原本的电气特性。若是第一阵列单元310的电气特性 良好，而第二阵列单元320的电气特性有问题时，则表示第二阵列单元320 位移距离过大，所以相关工艺便可加以调整或管制，以避免于第一阵列单元 310的标准设计电路结构产生第二阵列单元320的位移。
换言之，若是第二阵列单元320的电气特性为良好，而第一阵列单元310 的电气特性有问题时，则表示工艺窗口跑掉了，因此工艺条件便可依此结果 立即做调整，而不用再实施失败性分析或位移的工程实验。另外，若是第一 阵列单元310和第二阵列单元320的电气特性都为良好，则表示工艺窗口的 尺寸比较宽大，工艺管制便可依此结果放宽以达到降低返工(Rework)的生产 效率损失。因此，针对第一和第二阵列单元310、 320进行电气特性比较后， 即可评估出此工艺的最佳化目标与管制条件，进而快速提升晶片的合格率。
在本实施例中，不需量测基线是否有偏移的现象，由于阵列单元位移的 部分在进行掩模前就已经设计好了。而上述的测试过程，会取得所有阵列单 元的电气特性，再经由比较这些电气特性即可评估出晶片(集成电路结构)的 合格率，因此，不会发生工程实验在较差的分批条件下而造成合格率的损失。
上述实施例为本发明的 一 实施例，以下再另举一 实施例来对本发明进行 说明。图4绘示为本发明一实施例的集成电路结构的布局图。请先参照图4， 此集成电路结构400包括第一阵列单元410、第二阵列单元420和第三阵列 单元430。请同时参照图2和图4，上述测试方法的步骤如下在步骤S210 中，藉由掩模的设计，将阵列单元其中至少部分位移一预"i殳距离。亦即，将 阵列单元420沿着与第一阵列单元410的连接面位移一预设距离，而将第三 阵列单元430沿着与第二阵列单元420的连接面位移上述预设距离。上述距 离例如可为5纳米。接着，在步骤220中，经由测试程序对位移前的第一阵 列单元410和位移后的第二和第三阵列单元420、 430进行电气特性测试。
在步骤S230中，在进行电气特性测试后，比较位移前和位移后的阵列 单元的电气特性，以评估晶片的合^f各率。然而，若是本实施例中位移前的第 一阵列单元410和位移后的第二和第三阵列单元420、 430的电气特性都为 良好，则表示工艺窗口的尺寸又较上述实施例较为宽大，也更能减少工艺窗
口对准时的误差。
在上述两实施例中，将阵列单元位移后势必会增加芯片的尺寸，以下再 举一例说明芯片尺寸增加后，会不会使得晶片上所产生的芯片数受到影响。
以512M动态随机存耳又存4诸器(Dynamic Random Access Memory, DRAM)的 芯片尺寸为例，并且512M的芯片会分割成很多很多的小块如图5所示。图 5绘示为本发明一实施例的芯片的阵列矩阵的示意图。请参照图5,使用一 对位线510并且由芯片的阵列矩阵500中的最旁边加入，此位线510的长度 恰好为上述预设距离5nm。
请继续参照图5，上述位线510不能只放一条，因为位线510是两条要 感应一起放的。此一对位线510加上去的面积，其实把芯片算进去，再算到 整个晶片上，发现会增加12.96微米(micrometer,)im)的大小。由于芯片和芯 片之间的切割道约80 100微米，因此，芯片的尺寸多增加12.96微米，基本 上几乎完全不会使晶片上所产生的芯片数量受到影响。
在本实施例中，只要芯片的尺寸增加不超过芯片和芯片之间切割道的范 围，可任意将某一个方块稍微由掩;模上往不同的方向去移动，就可以观察到 不同的电路。藉此，可设计出不同方式的电路，于是这些不一样的电路就可 以提供多样化的结果。
另外，上述的方法以及集成电路结构的形式亦可应用于光刻工艺的关键 尺寸(Critical Dimension, CD)设计上。也就是i兌，在光刻之前将关4建尺寸位移 的部分预先设计好。接着，若刻意调整的电路容易导致测试合格率损失时， 工艺人员便可将关键尺寸的目标，往较不易引起合格率损失的方向调整。上 述微调的过程是不需经由特别设计的工程实验或是遭遇大量的合格率损失 来学习的。
综上所述，本发明藉由位移集成电路结构中的阵列单元，而位移的部分 在掩模前就设计好了，因此，在制造过程中不需要在考虑基线偏移的问题。 只需针对位移前和位移后的阵列单元的电气特性进行比较，即可评估晶片的 合格率。因此，本发明可加快晶片测试的速度并有效地提升晶片的合格率。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何 本领域内的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动 与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。
权利要求
1. 一种芯片的工艺测试方法，而该芯片的电路布局至少具有一第一阵列单元和一第二阵列单元，该方法包括:位移该第二阵列单元，使得该第一阵列单元和该第一阵列单元相距一预设距离；以及比较该第一阵列单元和该第二阵列单元的电气特性，以评估该芯片的合格率。
2. 如权利要求1所述的芯片的工艺测试方法，其中比较该第一阵列单元 和该第二阵列单元的电气特性的步骤更包括将该第一阵列单元和该第二阵列单元进行电气特性测试。
3. 如权利要求1所述的芯片的工艺测试方法，其中该预设距离为5纳米。
4. 如权利要求1所述的芯片的工艺测试方法，其中该芯片的电路布局用 于一90纳米工艺。
5. 如权利要求1所述的芯片的工艺测试方法，其中该芯片的电路布局用 于光刻工艺的一关键尺寸。
6. —种晶片的工艺测试方法，而该晶片的电路布局具有多个芯片，且每 一所述芯片具有多个阵列单元，该方法包括位移所述阵列单元其中至少部分一预设距离；比较位移前和位移后的所述阵列单元的电气特性，以评估该晶片的合格率。
7. 如权利要求6所述的芯片的工艺测试方法，其中比较位移前和位移后 的所述阵列单元的电气特性的步骤更包括将位移前和位移后的所述阵列单元进行电气特性测试。
8. 如权利要求6所述的晶片的工艺测试方法，其中所述阵列单元是以阵 列方式排列。
9. 如权利要求6所述的晶片的工艺测试方法，其中该预设距离为5纳米。
10. 如权利要求6所述的晶片的工艺测试方法，其中该晶片的电路布局 用于一90纳米工艺。
11. 如权利要求6所述的晶片的工艺测试方法，其中该晶片的电路布局 用于光刻工艺的 一 关键尺寸。
12. —种集成电路结构，适用于一晶片的电路布局，该集成电路结构包括一第一阵列单元；一第二阵列单元，该第二阵列单元和该第一阵列单元相互连接，且具有 一第一连接面，其中该第二阵列单元沿着该第一连接面位移一预设距离。
13. 权利要求12所述的集成电路结构，更包括一第三阵列单元，该第三阵列单元和该第二阵列单元相互连接，且具有 一第二连接面，其中该第三阵列单元沿着该第二连接面位移该预设距离。
14. 如权利要求13所述的集成电路结构，其中该第一阵列单元、该第二 阵列单元和该第三阵列单元是以阵列方式排列。
15. 如权利要求12所述的集成电路结构，其中该预设距离为5纳米。
16. 如权利要求12所述的集成电路结构，其中该晶片的电路布局用于一 90纳米工艺。
17. 如权利要求12所述的集成电路结构，其中该晶片的电路布局用于光 刻工艺的一关键尺寸。
全文摘要
一种集成电路的电路结构。此集成电路结构适用于一晶片的电路布局。此集成电路结构至少包括第一阵列单元和第二阵列单元。第二阵列单元和第一阵列单元相互连接，且具有一连接面，其中第二阵列单元沿着上述连接面位移一预设距离。藉此，可达到合格率提升的效果。本发明还涉及一种芯片的工艺测试方法和晶片的工艺测试方法。
文档编号H01L27/02GK101378025SQ20071014720
公开日2009年3月4日 申请日期2007年8月30日 优先权日2007年8月30日
发明者吴兆爵 申请人:华亚科技股份有限公司