专利名称：保护连接垫的晶片级封装的切割方法
技术领域：
本发明涉及一种可保护连接垫的晶片级封装的切割方法，特别是一种在 上盖晶片形成预切割道，以简化切割工艺、提高成品率并保护连接垫的晶片 级封装的切割方法。
背景技术：
半导体元件的封装(packaging)为其工艺的重要步骤，所谓封装是指将装 置中的核心结构组合起来，封装的作用在于保护脆弱的半导体元件(如光学 元件、微机电元件等)免于受外在环境的侵害(如机械力伤害或微粒污染等)， 并负起机械支撑与信号输出或输入的功能。
已知的封装工艺如下:首先将已完成加工艺加工的晶片切割分离为一颗 颗的管芯(die)，将一颗颗分离的管芯放置在导线架上并以环氧(epoxy)固定， 此步骤称的为粘晶(mount)，再经由打线或倒装片等步骤，将前述的管芯封装 完成。此种封装方式所生产的封装管芯尺寸略大，且封装过程繁瑣，并不符 合目前电子产品讲求轻薄且体积小的诉求，且需个体化作业，甚者需要人工 作业，并不适合批量生产；再者，此种封装技术的瓶颈常出现在后期的切割 工艺当中，外来的机械力可能造成结构性的破坏，且切割的过程中所产生的 微粒可能会污染产品，致使成品率下降。
发明内容
本发明的主要目的在于提供一种保护连接垫的晶片级封装的切割方法， 以提升产品成品率与可靠度。
为达上述目的，本发明提供一种保护连接垫的晶片级封装的切割方法。 首先，提供一上盖晶片，该上盖晶片包含一正面与一背面，并自该上盖晶片 的该正面进行一表面定义工艺，同时形成多个腔体及多个预切割道于该上盖 晶片，且各该预切割道的深度小于该上盖晶片的厚度。还提供一元件晶片， 该元件晶片的一表面设有多个元件以及多个连接垫，接着接合该上盖晶片与
该元件晶片，这些腔体与该元件晶片形成多个气密腔，分别密封这些元件， 然后自该上盖晶片的该背面进行一上盖晶片切割工艺，沿着这些预切割道切 割该上盖晶片后，使得未与元件晶片接合的部分该上盖晶片脱离，以暴露出 该元件晶片表面的这些连接垫，之后进行一元件晶片切割工艺，形成多个独 立的封装管芯。
此一晶片级封装的切割方法可简化切割工艺，P条低因切割所造成的破坏
及污染，并且适用于一般电子元件、微机电元件(MEMS device)及光学元件 (optical device)的封装，能有效降低后段工艺(如晶片切割、裂片、清洗…等) 造成的成品率损失。此外，此项技术可相容于一般半导体工艺、适用于批次 生产且具有量测容易、高成品率等优势，并能克服已知技术的难题。
图1至图6为依据本发明的一优选实施例所绘示的晶片切割的制作方法 的示意图。
图7至图10为依据本发明的另一优选实施例所绘示的晶片切割的制作 方法的示意图。
附图标记"i兌明
10矛 一曰曰巧12第二晶片
14上盖晶片16上盖晶片的正面
18腔体20预切割道
22元件晶片24元件晶片的表面
26元件28连接垫
30接合材料32气密腔
34上盖晶片的背面36切割道
38封装管芯42第一晶片
421第一晶片的正面422部分的第一晶片
423第一晶片的背面44楚 一 曰 fc!r 矛^日巧
46粘着层48晶片载具
50腔体边渠52预切割道
54腔体56上盖晶片
561 上盖晶片的正面
具体实施例方式
请参考图1至图6,图1至图6为依据本发明的一优选实施例所绘示的 晶片切割的制作方法的示意图。如图1所示，提供第一晶片IO以及第二晶 片12，，透过阳才及才妄合(anodic bonding)、共晶才妻合(eutectic bonding)、融合才矣 合(fusion bonding)或等离子体活4b才妄合法(plasma activation bonding)等已^口 的晶片接合工艺接合第一晶片IO与第二晶片12，以形成上盖晶片14。第一 晶片IO可包含一标准晶片、 一硅晶片或一定义有图案的晶片，第二晶片12 可以是一玻璃晶片或是一封装晶片、 一硅晶片或是其他材料的晶片，再者上 盖晶片14的选择不限于本优选实施例所述由两片晶片接合而得，单片的标 准晶片或硅晶片亦可当作上盖晶片14使用。
如图2所示，进行一表面图案定义工艺，在上盖晶片14的一正面16同 时形成多个腔体(cavity)18以及多条预切割道(precutting line/ prescribe line) 20。本优选实施例为先形成一光致抗蚀剂层(图未示)于上盖晶片14的正面 16,接着以具有腔体图案及预切割道图案的一光掩模进行曝光显影工艺，目 的在于将腔体图案及预切割道图案转移至该光致抗蚀剂层，然后再进行一蚀 刻工艺，例如一湿蚀刻工艺或一干蚀刻工艺，对第一晶片IO进行蚀刻，在 上盖晶片14的正面16同时定义出腔体18及预切割道20，其中腔体18的大 小在此不作特定的限制，而预切割道20的线宽则是越小越好，优选的线宽 小于70微米(micro-meter， jli m)。
以图2为例，通过一感应式等离子体耦合(inductive coupling plasma， ICP) 蚀刻工艺，来进行本优选实施例的表面图案定义工艺，以SF6、 0^8及02 等为蚀刻气体，蚀刻时的线圈功率(coilpower)约在0-3000瓦(W)之间，平台 电源功率(platen power )约为介于0-250瓦之间，预切割道20的深度通常会 小于腔体18本身的深度，且预切割道20的设计是以不贯穿上盖晶片14为 原则，其深度可小于或等于第一晶片10本身的厚度。以本优选实施例为例， 腔体18与预切割道20优选的线宽比可小于10比1，腔体18与预切割道20 的深度约为500Mm与200jum，然而预切割道20的深度以不蚀穿上盖晶片 14为原则，例如其深度可达450 ju m。在工艺上，腔体18和预切割道20的 深度可会随着线宽大小而变动，由于预切割道20的线宽小于腔体18,由此，
在感应式等离子体耦合蚀刻工艺完成后，各预切割道20的深度将小于各腔 体18的深度。此外，预切割道20的深度将随线宽增加而加深，例如预切割 道20的线宽设定在5微米时，其深度约在200微米左右，然而当预切割20 的线宽放大到50微米时，其深度将随的加深至390微米左右，由此观的， 本发明预切割道20深度及线宽大小可视不同需求作调整。
如图3所示，另提供元件晶片22,元件晶片22的表面24上设有多个元 件(device)26及多个作为电极的连接垫28,元件26可包含光学元件、微机电 元件或一般电子元件。其后，在上盖晶片14欲与元件晶片22接合的第一晶 片10表面形成接合材料30，例如以网印的方式在第一晶片IO表面网印一层 玻璃胶(glass frit).，或是以其他工艺方式将具有接合能力的材料，例如高分子 接合材料或金属，涂布或沉积于上盖晶片14的正面16。接合材料30并不限 于形成在上盖晶片14的正面16，亦可形成于元件晶片22的表面24相对应 的位置。另外要补充说明的是，本发明的工艺顺序不限于本优选实施例所述 先在上盖晶片14的正面16形成预切割道20再形成接合材料30,亦可先在 上盖晶片14的正面形成接合材料30后，再形成预切割道20。
接着如图4所示，气密性接合上盖晶片14与元件晶片22，其接合的方 式可如本优选实施例所示利用玻璃胶接合(glass frit bonding)或是通过共晶接 合的方式接合两晶片，且上盖晶片14的腔体18将分别对应至设于元件晶片 22的表面24的元件26,接合后腔体18与元件晶片22间形成多个气密腔 (sealing chamber)32，将这些元件26分别密封在各个气密腔32中，以保护位 于气密腔32内的元件26。
请参考图5，进行一上盖晶片切割工艺，自上盖晶片14的背面34并沿 着预切割道20切穿上盖晶片14。由图6可知，当一切割刀具进行上盖晶片 14切割工艺时，切割刀具所形成的多个切割道36线宽可较预先形成的预切 割道20大，但不以此为限。由于预先形成的预切割道20十分狭窄，4又有少 量的水流可以沿着预切道20流下，因此切割过程中所产生细^:的硅渣或其 他污染较不易损伤元件晶片22上的连接垫28,以维持产品电性稳定及避免 连接垫28遭受污染， 一般来说，当先形成的预切割道20线宽越小时，在晶 片切割工艺中，连接垫28被污染或损毁的机率也就越低，产品成品率也就 越好。然而，切穿上盖晶片14的方法不限于上述的切割刀具，另可改以干 蚀刻工艺或湿蚀刻工艺进行的，所形成的切割道36线宽大小可作适度调整，
例如形成与预切割道20线宽大小相同的切割道36，同样可以达成切割上盖 晶片14的目的。此外，若上盖晶片14中的第二晶片12为玻璃晶片或是其 他可透光的晶片，进行本晶片切割工艺时，若预先形成的预切道20深度触 及第二晶片12时，进行晶片切割工艺前可清楚看到预切割道20的位置，因 此能精准控制切割位置，并降低切割误差。
请参考图6，将未与元件晶片22接合的部分上盖晶片14移除后，使原 本被遮盖的连接垫28外露，此时，可直接进行一晶片级测试(wafer level test), 对于所有封装于密封腔32内的元件26同步进行功能或电性上的测试。之后， 再进行一元件晶片切割工艺，分离这些气密腔32及设于气密腔32内的元件 26,以形成多个独立封装的管芯38，上述封装管芯38再通过后续的加工组 装，即可运用在各式的消费性电子产品中。
除前述的优选实施例外，本发明另提供一种晶片级封装的切割方法，除 适用于一般电机电子元件的封装夕卜，特别适用于电荷耦合器(Charge-Coupled Device, CCD )、互补金属氧化物感应器(CMOS Image Sensor, CIS)等光学感测 元件，或是数字光源处理(Digital Light Processing, DLP)、单晶珪液晶显示 面板(Liquid Crystal on Silicon, LCoS)等光学显示元件的封装，其实施流程如 图7至图10所示。考量光学元件在封装后对光线入射的精细要求，封装光 学元件得上盖晶片包含第一晶片42(如图7所示)以及一透明材料的第二晶片 44(如图10所示)，其中第一晶片42可包含一标准晶片或一硅晶片，优选的 第二晶片44材料包含一玻璃晶片或一石英晶片。请参考图7,为确保在工艺 中透明材料的第二晶片44表面的完整性，在本优选实施例中，先将第一晶 片42以粘着层46,例如一紫外线胶带(UVtape)、热分离胶带(thermal release tape)或是其他具有双面粘性的接合物质，将第一晶片42固定至晶片载具 (carrier) 48,例如一玻璃晶片或是一硅晶片。然后如图8所示，对第一晶片 42的正面421进行一表面定义工艺，例如在第一晶片42的正面421上先形 成一光致抗蚀剂层(图未示)接着以具有腔体边渠(cavity trench)图案及预切割 道图案的一光掩模进行曝光显影工艺，目的在于将腔体边渠图案及预切割道 图案转移至该光致抗蚀剂层，然后再进行一蚀刻工艺，例如一湿蚀刻工艺或 一干蚀刻工艺，对第一晶片42进行蚀刻，在正面421同时定义出腔体边渠 50及预切割道52。在本优选实施例中，定义这些腔体边渠50及这些预切割 道52通过一感应式等离子体耦合烛刻工艺，来进行本优选实施例的表面图
案定义工艺，以SF6、C4F8及02等为蚀刻气体，蚀刻时的线圏功率约在0-3000 瓦之间，平台电源功率约为介于0-250瓦之间，预切割道52的深度通常会 小于腔体边渠50的深度，且本优选实施例的腔体边渠50贯穿第一晶片42, 而预切割道52的设计是以不贯穿第一晶片42为原则，其深度可小于或等于 第一晶片42本身的厚度。为使能更清楚了解本发明中腔体边渠50与预切割 道52的位置及图案，如图9所示，图9为经历表面定义工艺后的第一晶片 42的俯面示意图，其中图9中的切线AA，对应至图8的AA，，以本优选实施 例为例，腔体边渠50与预切割道52的线宽约为500|Lim与3 jum，优选的 线宽比可小于10比l，腔体边渠50与预切割道52的深度约为500ium与200 jum，其中预切割道52的深度以不蚀穿第一晶片42,其深度可达450jum, 此外，腔体边渠50围成一 "口"字型，分别将一部分的第一晶片422包围。
之后请参考图10,移除粘着层46及晶片载具48,并将定义有预切割道 图案的第一晶片42的背面423接合至第二晶片44。由于本优选实施例所使 用第一晶片为一标准厚度的硅晶片，其厚度约在500微米左右，利用移除粘 着层的工艺，例如:以紫外线胶带为粘着层46时，利用一紫外线辐射(UV radiation)工艺，使紫外线胶带失去粘性；或者，以热分离胶带为粘着层46 时，则利用一加热工艺，使热分离胶带失去粘性，之后即可利用晶片夹具或 静电吸盘等搬移晶片的设备将第一晶片42与粘着层46和晶片载具48分离。 由于在前一步骤时，部分的第一晶片422被腔体边渠50所包围并独立出来， 在移除黏着层46的同时，位于腔体边渠52间的部分第一晶片422将会留滞 在粘着层46上，而与定义有预切割道52的第一晶片42分离。当接合至第 二晶片44后，由于原本位于预切割道52间的部分第一晶片422已被移除， 空出来的空间将与接合的第二晶片44共同形成多个腔体54,因此，接合后 的第一晶片42与第二晶片44构成上盖晶片56，且上盖晶片56的正面561 定义有腔体图案及预切割道图案，供后续进行封装之用。之后的封装流程与 前一优选实例相同，其流程示意图及相关说明请参考前一优选实施例的图3 至图6,以形成多个独立封装的管芯，过程将不在此重新描述。
与前一优选实施例相比，本优选实施例在定义第一晶片42的正面图案 时，仅蚀刻出线宽约500|am的腔体边渠50，以独立出腔体边渠50间的部 分第一晶片42,在移除粘着层46时，将腔体边渠50间的部分第一晶片422 一并移除，并与第一晶片42与第二晶片44接合为上盖晶片56后，原本的
腔体边渠50即为为腔体54的边界，在上盖晶片56的正面561定义出腔体 54的大小及图案，由此可知，在蚀刻第一晶片42的正面421时(如图9所示)， 仅需蚀刻出腔体边渠50以简单定义出腔体54的边界，不需对整个腔体52 的图案进行蚀刻，可大幅缩减工艺中所需的蚀刻时间。再者，第一晶片42 在腔体边渠50及预切割道52后才与第二晶片44接合，第二晶片44并未经 历多次的蚀刻工艺，以确保第二晶片44表面的平整，以免在封装后光线穿 透时发生不必要的散射或反射。
由前述的这些优选实施例可知，本发明运用一表面定义工艺，仅以单一 的工艺步骤，在上盖晶片上同时形成多个腔体及多条预切割道，取代已知需 以二次以上的工艺步骤分别形成腔体或切割道的工艺方法，缩短整体的工艺 时间并有效简化晶片接合后的切割工艺，且可精准控制欲切割位置及深度。 由于预先形成的预切割道线宽十分狭小，可有效避免在切穿上盖晶片过程中 的硅渣或污染攻击元件晶片上的连接垫，防止连接垫表面污染的情事发生。 再者，在分割为个别的封装管芯之前，整片已封装的晶片即可直接参与检测， 又，分割后的封装管芯与棵晶大小相近，符合电子商品微型化的潮流，并适 于批量生产，为本发明的优势所在。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1、一种保护连接垫的晶片级封装的切割方法，包含提供一上盖晶片，该上盖晶片包含正面与背面；自该上盖晶片的该正面进行一表面定义工艺，以同时于该上盖晶片中形成多个腔体及多个预切割道，且各该预切割道的深度小于各该腔体的深度；提供一元件晶片，该元件晶片的表面设有多个元件以及多个连接垫；接合该上盖晶片与该元件晶片，将这些腔体对齐这些元件以使得该上盖晶片与该元件晶片之间形成多个气密腔，分别密封各该元件；自该上盖晶片的该背面进行一上盖晶片切割工艺，沿着这些预切割道切割该上盖晶片，使得未与该元件晶片接合的部分该上盖晶片脱离以暴露出该元件晶片的这些连接垫；以及进行一元件晶片切割工艺，形成多个独立的封装管芯。
2、 如权利要求1所述的切割方法，其中该预切割道的线宽小于70微米。
3、 如权利要求1所述的切割方法，其中该表面定义工艺为一蚀刻工艺。
4、 如权利要求3所述的切割方法，其中这些预切割道的线宽小于这些腔体的线宽，由此在该蚀刻工艺后这些预切割道的深度小于这些腔体的深度。
5、 如权利要求1所述的切割方法，其中该上盖晶片切割工艺包含一蚀刻工艺。
6、 如权利要求1所述的切割方法，其中该上盖晶片切割工艺包含利用一切割刀具进行该上盖晶片切割工艺。
7、 如权利要求1所述的切割方法，另包含有于该元件晶片的这些连接垫外露之后，进行一晶片级测试。
8、 一种保护连接垫的晶片级封装的切割方法，包含 提供第一晶片；提供一粘着层，固定该第一晶片的一背面至一晶片载具； 自该第一晶片的一正面进行一表面定义工艺，同时形成多个腔体边渠及多个预切割道于该第一晶片，这些腔体边渠位于这些预切割道间并包围部分的第一晶片，且各该预切割道的深度小于各该腔体边渠的深度；移除该祐着层、该晶片载具及被这些腔体边渠包围的部分第一晶片；接合该第一晶片的该背面至第二晶片，形成一上盖晶片，以在该上盖晶片的一正面形成多个定义于这些预切割道间的腔体；提供一元件晶片，该元件晶片的一表面设有多个元件以及多个连接垫； 接合该上盖晶片与该元件晶片，使这些腔体与该元件晶片形成多个气密腔，各自密封这些元件；自该上盖晶片的一背面进行一上盖晶片切割工艺，沿着这些预切割道切割该上盖晶片，使得未与该元件晶片接合的部分该上盖晶片脱离，以暴露出该元件晶片的这些连接垫； 进行一晶片级测试；以及进行一元件晶片切割工艺，形成多个独立封装的管芯。
9、 如权利要求8所述的切割方法，其中该第二晶片包含一玻璃晶片或 一石英晶片。
10、 如权利要求8所述的切割方法，其中该预切割道的线宽小于70微米。
11、 如权利要求8所述的切割方法，其中各该腔体与各该预切割道的线 宽比小于10比1。
12、 如权利要求8所述的切割方法，其中该表面定义工艺为一蚀刻工艺。
13、 如权利要求12所述的切割方法，其中这些预切割道的线宽小于这 些腔体边渠的线宽，由此于该蚀刻工艺后这些预切割道的深度小于这些腔体 边渠的深度。
14、 如权利要求8所述的切割方法，其中该上盖晶片切割工艺包含一蚀刻工艺。
15、 如权利要求8所述的切割方法，其中该上盖晶片切割工艺包含利用 一切割刀具进行该上盖晶片切割工艺。
全文摘要
本发明公开了一种保护连接垫的晶片级封装的切割方法，在一上盖晶片的正面形成多个腔体及预切割道，且各该预切割道的深度小于各该腔体的深度，接着将该上盖晶片与表面设有多个元件及多个连接垫的元件晶片接合，再进行一上盖晶片切割工艺，沿着这些预切割道切穿该上盖晶片，并移除未与该元件晶片接合的部分该上盖晶片，以暴露出这些连接垫，最后进行一元件晶片切割工艺，形成多个封装管芯。
文档编号H01L21/50GK101388348SQ20071015374
公开日2009年3月18日 申请日期2007年9月14日 优先权日2007年9月14日
发明者蔡君伟, 邵世丰 申请人:探微科技股份有限公司