专利名称：多芯片堆叠结构及其制法的制作方法
技术领域：
本发明涉及一种半导体结构及其制法，特别涉及一种多芯片堆叠 结构及其制法。
背景技术：
10 由于电子产品的微小化以及高运行速度需求的增加，而为提高单
一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导
体封装结构以多芯片模块化(Multichip Module)乃成一趋势，从而借此 将两个或两个以上的芯片组合在单一封装结构中，以縮减电子产品整 体电路结构体积，并提升电性功能。亦即，多芯片封装结构可通过将
15两个或两个以上的芯片组合在单一封装结构中，来使系统运行速度的 限制最小化；此外，多芯片封装结构可减少芯片间连接线路的长度而 降低信号延迟以及存取时间。
常见的多芯片封装结构为采用并排式(side-by-side)多芯片封装结 构，其是将两个以上的芯片彼此并排地安装于一共同基板的主要安装
20 面。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式 (wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本 太高及封装结构尺寸太大，因该共同基板的面积会随着芯片数目的增 加而增加。
为解决上述现有技术的问题，近年来为使用垂直式的堆叠方法来
25安装所增加的芯片，其堆叠的方式按照其芯片的设计，打线制程各有 不同，但若该芯片被设计为焊垫集中于一边时，例如记忆卡的电子装
置中所设的闪存芯片(flash memory chip)或动态随机存取内存芯片 (Dynamic Random Access Memory, DRAM)等，为了打线的便利性，其 堆叠方式是以阶梯状的形式进行，如图1A及图IB所示的美国专利第 30 6，538，331号所揭示的多芯片堆叠结构(其中该图IB为对应图1A的俯 视图)，是在芯片承载件10上堆叠了多个内存芯片，以将第一内存芯片11安装于芯片承载件10上，第二内存芯片12以一偏移的距离而不妨 碍第一内存芯片11焊垫的打线作业为原则下呈阶状堆叠于该第一内存 芯片11上，另外，于该记忆卡的电子装置中复设有控制芯片
(controller)13，该控制芯片13的周边设有多个焊垫，并通过多条焊线 515将该第一及第二内存芯片11、 12及控制芯片13电性连接至该芯片 承载件10。
而为节省基板使用空间，可将该控制芯片13堆叠于该第二内存芯 片12上，但是如此将增加整体结构的高度；再者由于一般控制芯片13 的平面尺寸远小于该第一及第二内存芯片11、 12的平面尺寸，因此在 10利用焊线15将该控制芯片13电性连接至该芯片承载件10时，该些焊 线15势必跨越该控制芯片13下方的第一及第二内存芯片11、 12，如 此即易造成焊线15触碰至第一及第二内存芯片11、 12而发生短路问 题，同时亦增加焊线作业的困难度。
相对地，如欲将该控制芯片13置于芯片承载件10上未供接置第 15—及第二内存芯片11、 12的区域，又会增加芯片承载件10的使用面 积，不利整体结构的小型化。
因此，如何提供一种堆叠多芯片的结构及其制法，以达成整合多 个芯片又不需额外增加封装结构面积、高度，以适用于薄型电子装置， 同时降低焊线作业困难度及避免发生短路问题，实为目前亟待达成的
20 目标。
发明内容
鉴于以上现有技术缺点，本发明的一目的是提供一种多芯片堆叠 结构及其制法，从而可在不额外增加封装结构面积及高度原则下，进 25行多层芯片的堆叠。
本发明的另一目的是提供一种多芯片堆叠结构及其制法，可以适 用于薄型电子装置。
本发明的又一目的是提供一种多芯片堆叠结构及其制法，得以降 低焊线作业困难度及避免焊线碰触芯片而发生短路问题。 30 为达到上述目的，本发明提供一种多芯片堆叠结构的制法，包括:
提供一具相对第一及第二表面的芯片承载件，以将一第一芯片及一第二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片 承载件；将一第三芯片间隔一黏着层而同时堆叠于该第一及第二芯片 上，其中该第三芯片是呈阶状方式接置于该第一芯片上，且避免接触
至该第一及第二芯片的焊线；以及利用焊线电性连接该第三芯片及芯
5片承载件。该第一、第二及第三芯片于单边表面设有多个焊垫，该第
一及第三芯片例如为内存芯片，该第二芯片例如为控制芯片，该黏着
层例如为绝缘的胶带(tape)。
通过前述制法，本发明还提供一种多芯片堆叠结构，包括具相 对第一及第二表面的芯片承载件；第一芯片，接置于该芯片承载件第 10 —表面，且通过焊线电性连接至该芯片承载件；第二芯片，接置于该 芯片承载件第一表面，且通过焊线电性连接至该芯片承载件；以及第 三芯片，间隔一黏着层而同时堆叠于该第一及第二芯片上，其中该第 三芯片是呈阶状方式接置于该第一芯片上，且避免接触至该第一及第 二芯片的焊线。
15 此外，复可于该第三芯片上以阶状方式堆叠第四芯片。另该些芯
片可以一般打线方式或反向焊接(Reverse Wire Bonding)方式而与该芯 片承载件电性连接，其中该反向焊接方式是使焊线外端先焊结至该芯 片承载件上，再将其内端焊接至该芯片，藉以降低线弧高度，以提供 更轻薄的多芯片堆叠结构。
20 该第一、第三及第四芯片于单边表面设有多个焊垫(例如为内存芯
片)，且对应其具焊垫的一侧乃偏离下方芯片一预先设定的距离，而呈 阶梯状堆叠。该第二芯片亦于单边表面设有多个焊垫(例如为控制芯 片)，且该第二芯片的平面尺寸小于第一、第三及第四芯片平面尺寸。 再者，当该第二芯片于多边表面具有焊垫时，可先于该第二芯片
25 上利用线路重布置层(Redistribution layer， RDL)技术，将该第二芯片上 的焊垫集中于单边表面，以通过焊线电性连接该第二芯片焊垫及芯片 承载件，同时避免于该第一及第二芯片上堆叠第三芯片时，该第三芯 片压迫至第一及第二芯片的焊线。
因此，本发明的多芯片堆叠结构及其制法，将第一及第二芯片接
30置于芯片承载件表面，并利用焊线电性连接至该芯片承载件，再于该 第一及第二芯片上同时堆叠有第三片芯片，其中该第三芯片是呈阶状方式接置于该第一芯片上，且避免接触至该第一及第二芯片的焊线, 并通过焊线电性连接至芯片承载件，藉以避免现有技术将该平面尺寸 远小于第一及第三芯片(内存芯片)平面尺寸的第二芯片(控制芯片)堆叠 于第三芯片时，增加整体结构的高度，且可避免焊线跨越及触碰至第 5 —及第三芯片(内存芯片)而发生短路与增加焊线作业困难度问题，再 者，因该第二芯片是直接接置于芯片承载件上且由第三芯片间隔一黏 着层而堆叠于该第一及第二芯片上，如此即可节省芯片承载件使用空 间，以利整体结构的小型化。
10
图1A及图IB为美国专利第6,538,331号所公开的多芯片堆叠结 构剖面及平面示意图2A至图2C为本发明的多芯片堆叠结构及其制法第一实施例的 剖面示意15 图3为本发明的多芯片堆叠结构及其制法第二实施例的剖面示意
图4为本发明的多芯片堆叠结构及其制法第三实施例的剖面示意 图；以及
图5A至图5C为本发明的多芯片堆叠结构及其制法第四实施例的 20 剖面示意图。
主要元件符号说明.-
10芯片承载件
11第一内存芯片
12第二内存芯片
13控制芯片
15焊线
20芯片承载件
21第一芯片
22第一心片
23第三芯片
210,220,230焊垫251,252,253焊线
26黏着层
30芯片承载件
31第一芯片
32第二芯片
33第二心片
34第四芯片
354焊线
40芯片承载件
41第一心片
42第一心片
43第二心片
410,420,430焊垫
451,452,453焊线
50芯片承载件
51第一芯片
52第二芯片
53第三芯片
551,552,553焊线
56黏着层
具体实施例方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功
25 效。
请参阅图2A至图2C，为本发明的多芯片堆叠结构及其制法第一 实施例的剖面示意图。
如图2A所示，提供一具相对第一及第二表面的芯片承载件20， 以将至少一第一芯片21及至少一第二芯片22接置于该芯片承载件20 30 第一表面。
该第一芯片21及第二芯片22例如为内存芯片及控制芯片，该第二芯片22平面尺寸小于第一芯片21平面尺寸，且该第一芯片21单边 表面边缘设有多个焊垫210，该第二芯片22单边表面边缘复设有多个 焊垫220，以分别通过焊线251、 252而电性连接至该芯片承载件20。 于该芯片承载件20上接置该第一及第二芯片21、 22时，该第一 5 及第二芯片21、 22间是尽可能相互接近，但是应避免接触，藉以减少 芯片承载件使用面积，进而节省制造成本，且该第一芯片21具焊垫210 的一侧是与该第二芯片22具焊垫220的一侧相互远离，以进行打线作 业。该芯片承载件20可为一球栅阵列式(BGA)基板、平面栅阵列式 (LGA)基板或导线架。
io 如图2B及图2C所示，将至少一第三芯片23间隔一黏着层26而
同时堆叠于该第一及第二芯片21、 22上，其中该第三芯片23是呈阶 状方式接置于该第一芯片21上，且避免接触至该第一及第二芯片21、 22的焊线251、 252。
接着，利用焊线253电性连接该第三芯片23及芯片承载件20。
15 该第三芯片23例如为具单边焊垫的内存芯片，该第三芯片23单
边表面边缘设有多个焊垫230，并以偏离该第一芯片21焊垫210 —预 先设定的距离而堆叠于该第一及第二芯片21、 22上，使得该第三芯片 23不致挡到第一芯片21的焊垫210垂直向上区域，以供该第一及第三 芯片21、 23得以通过多条焊线251、 253电性连接至该芯片承载件20。
20该黏着层26例如可使用一般的绝缘胶带(tape)，以节省制造成本，且其 厚度约为10-25微米。
再者，当该第二芯片22 (控制芯片)于多边具有焊垫时，可利用线 路重布置层(Redistribution layer, RDL)技术，将该第二芯片上的焊垫集 中于单边表面，以通过焊线电性连接该第二芯片焊垫及芯片承载件，
25同时避免于该第一及第二芯片上堆叠第三芯片时，该第三芯片压迫至 第一及第二芯片的焊线。
如此相较现有技术将多个芯片单纯进行堆叠而言，本申请是将第 一芯片21连同第二芯片22接置于芯片承载件20上，再将第三芯片23 间隔一黏着层26而同时堆叠于该第一及第二芯片21、 22上，并使该
30第三芯片23呈阶状方式堆叠于该第一芯片21上，且避免接触至该第 一及第二芯片21、 22的焊线251、 252，以达轻薄短小目的，同时可避免连接第二芯片22与芯片承载件20的焊线252跨越及触碰至第一及 第三芯片21、 23而发生短路与增加焊线作业困难度问题。
通过前述制法，本发明复揭示一种多芯片堆叠结构，包括 一具 相对第一及第二表面的芯片承载件20;第一芯片21，接置于该芯片承 5载件20第一表面，且通过焊线251电性连接至该芯片承载件20;第二 芯片22，接置于该芯片承载件20第一表面，且通过焊线252电性连接 至该芯片承载件20;以及第三芯片23，间隔一黏着层26而同时堆叠 于该第一及第二芯片21、 22上，并通过焊线253电性连接至该芯片承 载件20，其中该第三芯片23是呈阶状方式接置于该第一芯片21上，
io且避免接触至该第一及第二芯片21、 22的焊线251、 252。
因此，本发明的多芯片堆叠结构及其制法，是将第一及第二芯片 接置于芯片承载件表面，并利用焊线电性连接至该芯片承载件，再于 该第一及第二芯片上同时堆叠有第三片芯片，其中该第三芯片是呈阶 状方式接置于该第一芯片上，且避免接触至该第一及第二芯片的焊线，
15并通过焊线电性连接至芯片承载件，藉以避免现有技术将该平面尺寸 远小于第一及第三芯片(内存芯片)平面尺寸的第二芯片(控制芯片)堆叠 于第三芯片时，增加整体结构的高度，且可避免焊线跨越及触碰至第 一及第三芯片(内存芯片)而发生短路与增加焊线作业困难度问题，再 者，因该第二芯片是直接接置于芯片承载件上且由第三芯片间隔一黏
20着层而堆叠于该第一及第二芯片上，如此即可节省芯片承载件使用空 间，以利整体结构的小型化。 第二实施例
复请参阅图3，为本发明的多芯片堆叠结构及其制法第二实施例的 示意图。本实施例与前述实施例大致相同，主要差异是在接置于第一 25及第二芯片31、 32的第三芯片33上，得持续以阶状方式堆叠如内存 芯片的第四芯片34，并通过焊线354电性连接至芯片承载件30，以提 升整体结构的记忆容量。
第三实施例
复请参阅图4，为本发明的多芯片堆叠结构及其制法第三实施例的 30示意图。本实施例与前述实施例大致相同，主要差异是在接置于芯片 承载件40第一表面上的第一芯片41及第二芯片42,以及堆叠于该第一及第二芯片41、 42上的第三芯片43是可采用反向焊接方式(Reverse WireBonding)而电性连接至芯片承载件40，亦即将用以连接第一、第 二及第三芯片41、 42、 43与芯片承载件40的焊线451、 452、 453外 端先烧球焊结至第一、第二及第三芯片41、 42、 43的焊垫410、 420、 5430，以形成一凸柱(stud),再从芯片承载件40焊接、上引并焊接至该 凸柱上，以将焊线451、 452、 453内端缝接(StitchBond)至该凸柱上， 如此，将可縮减芯片与芯片承载件间电性连接的线弧高度，以进一步 縮减整体堆叠结构的高度。 第四实施例
io 复请参阅图5A至图5C，为本发明的多芯片堆叠结构及其制法第
四实施例的示意图。本实施例与第一实施例大致相同，主要差异是在 完成芯片接置作业后，再进行打线作业。
如图5A所示，提供一具相对第一及第二表面的芯片承载件50， 以将至少一第一芯片51及至少一第二芯片52接置于该芯片承载件50
15 第一表面。
如图5B所示，将至少一第三芯片53间隔一黏着层56而同时堆叠 于该第一及第二芯片51、 52上，其中该第三芯片53是呈阶状方式接 置于该第一芯片51上。
如图5C所示，进行打线作业，以供该第一、第二及第三芯片51、 2052、 53分别通过焊线551、 552、 553电性连接至芯片承载件50。
亦即，于本实施例中是先将该第一、第二及第三芯片先后接置于 该芯片承载件上，再同时利用焊线电性连接该些第一、第二及第三芯 片与芯片承载件，从而可简化制程步骤及顺序，加快制程速度，同时 亦可避免先利用焊线电性连接第一、第二芯片与芯片承载件，再将第 25三芯片接置于该第一及第二芯片上时，第三芯片误触至第一及第二芯 片的焊线问题。
以上所述的具体实施例，仅用以例释本发明的特点及功效，而非 用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范 畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应 30为权利要求书的范围所涵盖。
权利要求
1、一种多芯片堆叠结构的制法，包括提供一具相对第一及第二表面的芯片承载件，以将一第一芯片及第二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片承载件；将一第三芯片同时堆叠于该第一及第二芯片上，其中该第三芯片是呈阶状方式接置于该第一芯片上，且避免接触至该第一及第二芯片的焊线；以及利用焊线电性连接该第三芯片及芯片承载件。
2、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第二 芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
3、根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一芯片及第三芯片为内存芯片，该第二芯片为控制芯片。
4、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一、 第二及第三芯片单边表面边缘设有多个焊垫。
5、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该芯片承载件为球栅阵列式基板、平面栅阵列式基板及导线架的其中一者。
6、 根据权利要求1所述的多芯片堆叠结构的制法，复包括于第三25芯片上以阶状方式堆叠第四芯片。
7、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一、第二及第三芯片选择利用一般打线方式及反向焊接方式的其中一者， 而电性连接至该芯片承载件。
8、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第三芯片是间隔一黏着层而同时堆叠于该第一及第二芯片上。
9、根据权利要求8所述的多芯片堆叠结构的制法，其中，该黏着层为绝缘胶带。
10、 一种多芯片堆叠结构的制法，包括提供一具相对第一及第二表面的芯片承载件，以将一第一芯片及 第二芯片接置于该芯片承载件第一表面；将一第三芯片同时堆叠于该第一及第二芯片上，其中该第三芯片是呈阶状方式接置于该第一芯片上；以及 10 利用焊线电性连接该第一、第二及第三芯片与芯片承载件。
11、根据权利要求10所述的多芯片堆叠结构的制法，其中，该第 二芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
12、根据权利要求10所述的多芯片堆叠结构的制法，其中，该第一芯片及第三芯片为内存芯片，该第二芯片为控制芯片。
13、 根据权利要求10所述的多芯片堆叠结构的制法，其中，该第 一、第二及第三芯片单边表面边缘设有多个焊垫。
14、 根据权利要求10所述的多芯片堆叠结构的制法，其中，该芯 片承载件为球栅阵列式基板、平面栅阵列式基板及导线架的其中一者。
15、 根据权利要求10所述的多芯片堆叠结构的制法，复包括于第三芯片上以阶状方式堆叠第四芯片。
16、 根据权利要求10所述的多芯片堆叠结构的制法，其中，该第 一、第二及第三芯片选择利用一般打线方式及反向焊接方式的其中一 者，而电性连接至该芯片承载件。
17、 根据权利要求10所述的多芯片堆叠结构的制法，其中，该第 三芯片是间隔一黏着层而同时堆叠于该第一及第二芯片上。
18、根据权利要求17所述的多芯片堆叠结构的制法，其中，该黏着层为绝缘胶带。
19、 一种多芯片堆叠结构，包括具相对第一及第二表面的芯片承载件；第一芯片，接置于该芯片承载件第一表面，且通过焊线电性连接至该芯片承载件；第二芯片，接置于该芯片承载件第一表面，且通过焊线电性连接 10至该芯片承载件；以及第三芯片，同时堆叠于该第一及第二芯片上，其中该第三芯片是 呈阶状方式接置于该第一芯片上，且避免接触至该第一及第二芯片的 焊线。
20、根据权利要求19所述的多芯片堆叠结构，其中，该第二芯片平面尺寸小于第一芯片及第三芯片平面尺寸。
21、 根据权利要求19所述的多芯片堆叠结构，其中，该第一芯片 及第三芯片为内存芯片，该第二芯片为控制芯片。
22、 根据权利要求19所述的多芯片堆叠结构，其中，该第一、第 二及第三芯片单边表面边缘设有多个焊垫。
23、 根据权利要求19所述的多芯片堆叠结构，其中，该芯片承载 25件为球栅阵列式基板、平面栅阵列式基板及导线架的其中一者。
24、 根据权利要求19所述的多芯片堆叠结构，复包括有第四芯片， 以阶状方式堆叠于该第三芯片上。
25、根据权利要求19所述的多芯片堆叠结构，其中，该第一、第二及第三芯片选择利用一般打线方式及反向焊接方式的其中一者，而 电性连接至该芯片承载件。
26、 根据权利要求19所述的多芯片堆叠结构，其中，该第三芯片 是间隔一黏着层而同时堆叠于该第一及第二芯片上。
27、 根据权利要求26所述的多芯片堆叠结构，其中，该黏着层为 绝缘胶带。
全文摘要
本发明公开了一种多芯片堆叠结构及其制法，提供一具相对第一及第二表面的芯片承载件，以将一第一及第二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片承载件，再将一第三芯片间隔一黏着层而同时堆叠于该第一及第二芯片上，其中该第三芯片是呈阶状方式接置于该第一芯片上，且避免接触至该第一及第二芯片的焊线，接着通过焊线电性连接该第三芯片及芯片承载件，从而可节省芯片承载件使用空间，以利整体结构的小型化。
文档编号H01L21/50GK101452860SQ20071018654
公开日2009年6月10日 申请日期2007年12月7日 优先权日2007年12月7日
发明者刘正仁, 张翊峰, 江政嘉, 黄荣彬 申请人:矽品精密工业股份有限公司