存储元件、存储器装置和半导体集成电路的制作方法

专利名称：存储元件、存储器装置和半导体集成电路的制作方法
技术领域：
本发明涉及存储元件、存储器装置和半导体集成电路(以下，简 略为"存储元件等")，更详细而言，涉及电阻值与被施加的电压相应 地进行改变的电阻变化型的存储元件等。
背景技术：
伴随着电子设备中的数字技术的进展，为了保存图像等的数据， 提高了对非易失性存储元件的大容量化、写入电力的降低、写入/读出 时间的高速化、和长寿命化的要求。对于这种要求，认为，使用既存
(己存在)的浮栅(floating gate)的FLASH存储器(闪存)在细微化 上存在限度。因此，为了响应上述要求，提出了使用钙钛矿材料(例 如，Pr (l-X) CaXMn03 (PCMO)， LaSrMn03 (LSMO)， GdBaCoXOY
(GBCO)等)的非易失性存储元件的方案(专利文献l)。该技术是， 向钙钛矿材料施加规定的极性不同的脉冲电压(或同极性但是电压值 不同的脉冲电压)增大或减少其电阻值，结果是，利用变化后的电阻 值，将数据转换成元件的电阻值加以存储。
此外，还存在利用以下特性的非易失性存储元件，该特性是，通 过向过渡金属氧化膜(NiO， V205， ZnO， Nb205， Ti02， W03，或CoO) 施加上述脉冲电压，该过渡金属氧化膜的电阻值发生变化(参照专利 文献2)。
此外，还存在通过在非晶形氧化物(例如，从Ti， V， Fe， Co， Y, Zr， Nb， Mo， Hf， Ta， W， Ge， Si中选择的1种以上的元素的氧化物) 上设置Ag或Cu的电极并施加电压，使作为电极材料的Ag或Cu离子 化并在薄膜中扩散，从而使非晶形氧化物的电阻值变化的非易失性存 储元件(请参照专利文献3)。而且，通过将这种电阻变化材料用作存 储器单元，进一步与用于选择各个存储器单元的晶体管组合、构成， 能够实现非易失性存储元件的工作。进一步，还提出了使用作为代表性的电阻变化薄膜材料的尖晶石
(spinel)结构氧化物的非易失性存储元件的方案(参照专利文献4)。 而且，如后所述，在电阻变化膜的电阻值较低的情况下存在问题，为 了解决该问题，提出了在低电阻的电阻变化膜上叠层高电阻层的结构 的方案(参照专利文献5和非专利文献1)。
专利文献1 :美国专利第6204139号说明书
专利文献2 :日本特开2004-363604号公报
专利文献3 :日本特开2004-342843号公报
专利文献4:日本特开2006-80259号公报
专利文献5 :日本特开2005-317976号公报
非专利文献1 : Applied Physics Letters 2005年86巻093509页
但是，作为电阻变化薄膜的材料，在使用专利文献1的高温超导 材料、CMR材料那样的具有钙钛矿(perovskite)结构的氧化物的情况 下、以及使用专利文献2的过渡金属氧化物材料的情况下，即便在相 同的制造条件下制造多个存储元件，各个存储元件所示的电阻变化特 性也互不相同，存在偏差。例如存在以下情况即使对在相同条件下 制造的各个存储元件施加相同的脉冲电压，各个存储元件也表现互不 相同的电阻值(不同的电阻变化特性)。即，存在存储元件的再现性(能 够重复制造具有相同特性的元件的比例)差，成品率恶化的情况。
此外，因为在专利文献3的非易失性存储元件(基于非晶形氧化 物材料和Ag/Cu (Ag或Cu)的非易失性存储元件)中，电阻变化薄膜 是非晶形结构，所以当长期间使用时存在因该薄膜晶体化而弓I起特性 发生变化的可能性。
此外，作为专利文献4的非易失性存储元件，在选择Fe304作为电 阻变化膜的情况下，虽然具有优良的电阻变化特性，但是当在电阻变 化膜上施加电压时，因为电阻变化膜为低电阻，所以流过大的驱动电 流，结果，存在向电阻变化膜、以及与夹着电阻变化膜的电极的接触 部和配线等施加损伤的问题。此外，在向电阻变化膜施加形成电压 (forming voltage)的情况下，当电阻变化膜的电阻值较低时，根据与 寄生配线电阻的大小的关系，在形成中存在不能向电阻变化膜施加足 够的电压的问题。这些问题在确保电阻变化膜的可靠性方面很重要。进一步，如专利文献5和非专利文献1中公开的那样，在低电阻 值的电阻变化膜上叠层有高电阻层的情况下，新发生电阻变化膜的低 电阻值与高电阻值之比、即电阻变化率减少这样的问题。

发明内容
本发明是鉴于上述问题而完成的，本发明的目的是提供一种电阻 变化型的存储元件等，该电阻变化型的存储元件等通过减少电阻变化 膜的电阻值(电阻变化特性)的偏差，改善电阻值的再现性，具有优 良的制造成品率，并且能够经受长时间使用。
此外，本发明的另一目的是提供一种电阻变化型的存储元件等， 该电阻变化型的存储元件等通过电阻变化膜具有适当的电阻值，能够 实现高可靠性。
进一步，本发明的又一目的是提供一种存储元件等，该存储元件 等通过具备叠层结构，能够使得电阻变化膜保持适当的电阻变化率， 并能够高速地改变电阻。
发现，在设置由Fe304 (磁铁石)构成的层作为电阻变化膜中的主 要层的存储元件中，在该电阻变化膜中形成至少1层由Fe203构成的层 或以MFe204表示的尖晶石结构氧化物(M是除Fe以外的金属元素)， 由此，与现有的电阻变化膜相比，能够抑制电阻变化膜的电阻值(电 阻变化特性)的偏差。而且，发现，通过采用上述结构，电阻变化膜 具有适当的电阻值，结果是，流过不会造成损伤的适当的电流，并且 在施加形成电压时被施加适当的电压，因此能够提高可靠性。进一步， 发现，通过具备叠层结构，能够降低由晶体结构差等产生的各电阻层 的内部应力，因此，电阻变化膜能够保持大的电阻变化率，并且能够 高速地改变电阻。
因此，本发明就是根据这种见识而完成的，本发明的存储元件包 括第一电极、第二电极和电阻变化膜，该电阻变化膜以与上述第一 电极和上述第二电极连接的方式介于两电极之间，该电阻变化膜的电 阻值根据两电极间的电压而改变，上述电阻变化膜包括由Fe304构成的 层和由以Fe2Cb或MFe204表示的尖晶石结构氧化物(M是除Fe以外 的金属元素)构成的层，由上述Fe304构成的层形成得厚于由上述Fe203或上述尖晶石结构氧化物构成的层。
因此，能够改善存储元件的电阻值的再现性，以良好的成品率制 造存储元件。
而且，这种电阻变化膜，不是非晶形结构，其具有多晶结构。因 此，本发明的存储元件，与现有的存储元件相比，即使使用更长时间 也不容易发生特性变化。
此外，本发明的存储元件设置有存储器阵列，该存储器阵列包括: 半导体基板；在上述半导体基板上相互平行地形成的多条第一电极配 线；在上述多条第一电极配线的上方在与上述半导体基板的主面平行 的面内相互平行且与上述多条第一电极配线立体交叉地形成的多条第 二电极配线；以及与上述多条第一电极配线和上述多条第二电极配线 的立体交叉点对应地设置的非易失性存储元件，上述各个非易失性存 储元件包括电阻变化膜，该电阻变化膜位于上述第一电极配线与上述 第二电极配线之间，其电阻值根据上述第一电极配线和上述第二电极 配线之间的电压而改变，上述电阻变化膜包括由Fe304构成的层和由以 Fe203或MFe204表示的尖晶石结构氧化物(M是除Fe以外的金属元素) 构成的层，由上述Fe304构成的层形成得厚于由上述Fe203或上述尖晶 石结构氧化物构成的层。
通过采用这种结构，能够实现所谓的交叉点型的存储元件。
也可以采用以下方式，在上述电阻变化膜与上述第一电极的界面 附近、和上述电阻变化膜与上述第二电极的界面附近中的至少任一方 上，形成有由上述Fe203或上述尖晶石结构氧化物构成的层。
上述电阻变化膜的厚度优选为lnm以上200nm以下。
由此，在电阻变化膜的图案形成工艺中使用光刻的情况下，变得 容易对电阻变化膜进行加工。而且，能够降低使存储元件的电阻值变 化的脉冲电压的电压值，这令人满意。
此外，在由上述Fe203或上述尖晶石结构氧化物构成的层的厚度超 过上述电阻变化膜的厚度的20%的情况下，由于难以通过脉冲电压使 存储元件的电阻值变化，所以优选由上述Fe2Cb构成的层的厚度在上述 电阻变化膜的厚度的20%以下。
上述尖晶石结构氧化物优选是以MFe204表示的氧化物，而且M是选自Mn， Co， Ni， Cu和Zn中的至少l种元素。
上述第一电极和上述第二电极中的至少任一方也可以是使用Ag， Au， Pt， Ru， Ru02， Ir， Ir02， TiO, TiN， TiAlN中的任一种材料构成 的电极。
这些材料适于作为对于存储元件的制造处理时的加热具有稳定的 特性的电极材料。
上述存储元件也可以是以下方式的元件，通过在上述第一电极和 上述第二电极之间施加规定的脉冲电压，与上述电阻值的变化对应地 存储l位或多位的数据。
此外，上述存储元件也可以是以下方式的元件，通过在上述第一 电极和上述第二电极之间施加规定的电压，对应于与上述电阻值的变 化相应的电流值，再现l位或多位数据。
此外，本发明的存储器装置包括沿第一方向延伸的多条字线； 与上述字线交叉并沿第二方向延伸的多条位线；以一对一的方式与上 述多条位线对应并沿上述第二方向延伸的多条板(plate)线；与上述 字线和上述位线之间的交叉点对应地设置的多个晶体管；以一对一的 方式与上述多个晶体管对应的多个存储元件；与上述多条字线连接并 对相对于上述字线的电压施加进行控制的字线驱动部；以及与上述多 条位线和上述多条板线连接，并对相对于上述位线和上述板线的电压 施加进行控制的位线/板线驱动部，上述多个晶体管中的一个和对应于 上述一个晶体管的上述多个存储元件中的一个，在上述多条位线中的 任一条与对应于上述一条位线的上述多条板线中的任-一条之间被串联 连接，上述一个晶体管的栅极与上述多条字线中的任一条连接，并且 上述一个晶体管的漏极和源极在上述一条位线和上述一个存储元件之 间被连接，上述一个存储元件具有与上述一个晶体管连接的第一电极、 与上述一条板线连接的第二电极、以及与上述第一电极和上述第二电 极连接的电阻变化膜，上述电阻变化膜包括由Fe304构成的层和由以 Fe203或MFe204表示的尖晶石结构氧化物(M是除Fe以外的金属元素) 构成的层，由上述Fe304构成的层形成得厚于由上述Fe203或上述尖晶 石结构氧化物构成的层。
根据这种存储器装置，因为能够高精度地制造占有存储器装置的大半区域的具有上述存储元件的存储器阵列，所以与现有的存储器装置相比，能够显著地改善成品率。
此外，构成存储元件的电阻变化膜，不是非晶形结构，而具有多晶结构。因此，本发明的存储器装置，与现有的存储器装置比较，即使长时间使用也能够维持作为存储器阵列的可靠性。
此处，也可以采用以下方式，上述字线驱动部相对于连接在与存储规定的数据的上述存储元件对应的上述晶体管的栅极上的字线，施加用于实现上述晶体管的漏极和源极间的导通的活性化电压；上述位线/板线驱动部相对于连接在与存储上述规定的数据的上述存储元件对应的上述晶体管上的位线施加第一脉冲电压，并且相对于与上述位线对应的板线施加第二脉冲电压。
此外，也可以采用以下方式，上述字线驱动部相对于连接在与再现预先存储的规定的数据的上述存储元件对应的上述晶体管的栅极上的字线，施加用于实现上述晶体管的漏极和源极之间的导通的活性化电压；上述位线/板线驱动部相对于连接在与再现上述规定的数据的上
述存储元件对应的上述晶体管上的位线施加第一再现电压，并且相对于与上述位线对应的板线施加第二再现电压。
此外，本发明的半导体集成电路设置有上述的存储器装置，和具有存储模式与再现模式并进行规定的运算的逻辑电路，上述逻辑电路是在上述存储模式下，以使上述存储器装置存储位数据的方式控制上述存储器装置，在上述再现模式下，以使存储在上述存储器装置中的位数据再现的方式控制上述存储器装置的电路。
根据这种半导体集成电路，因为能够将大量的数据高速地存储在制造成品率格外高的存储器装置中，所以令人满意。
此外，本发明的半导体集成电路设置有上述的存储器装置、和具有程序执行模式与程序改写模式的处理器，上述处理器是以下述方式构成的电路，在上述程序执行模式下执行存储在上述存储器装置中的程序，在上述程序改写模式下将存储在上述存储器装置中的程序改写成从外部输入的程序。
根据这种半导体集成电路，在制造成品率格外高的存储器装置中，
能够以一个处理器(LSI)实现不同的功能(所谓的re-configurable (可重构))，令人满意。
本发明的上述目的、其它目的、特征和优点可以通过参照附图， 从以下优先的实施方式的详细说明变得很清楚。
发明的效果
根据本发明，通过减少电阻变化膜的电阻值(电阻变化特性)的 偏差，能够得到电阻值的再现性得到改善、制造成品率方面优越、并 且能够经受长时间使用的电阻变化型的存储元件等。
此外，根据本发明，因为电阻变化膜具有适当的电阻值，结果， 流通不会造成损伤的适当的电流，并且在施加成形电压时适当的电压 被施加，所以能够得到可靠性得到提高的电阻变化型的存储元件等。
进一步，因为通过设置叠层结构，能够减少因晶体结构的差等而 产生的各电阻层的内部应力，所以能够得到电阻变化膜能够保持大的 电阻变化率，并且高速地改变电阻的存储元件等。


图1是表示第一实施方式的存储元件(A)的--个构成例的图。 图2是横轴为波数(Wave number),纵轴为吸收度(Absorbance)，
表示第一实施方式的y-Fe203 (Maghemite:磁赤铁矿)层的晶体结构
的红外线吸收光谱曲线的图。
图3是表示第一实施方式中的存储元件(A)的电阻变化薄膜的层
结构例的图。
图4是表示验证存储元件(A)的电阻值偏差量的测定结果的图。 图5是表示验证存储元件(B)的电阻值偏差量的测定结果的图。 图6是表示存储元件(A)的电阻值的统计偏差的分布结果的图。 图7是表示存储元件(B)的电阻值的统计偏差的分布结果的图。 图8是表示使第一实施方式的存储元件工作的电路的一个构成例 的图。
图9是说明进行记录时的第一实施方式的存储元件的工作的图。 图IO是说明进行再现时的第一实施方式的存储元件的工作的图。 图11是表示变形例1的存储元件的电阻变化薄膜的层结构例的图。
12图12是表示变形例2的存储元件的电阻变化薄膜的层结构例的图。
图13是表示变形例3的存储元件的电阻变化薄膜的层结构例的
图14是横轴为波数(Wave number),纵轴为吸收度(Absorbance), 表示a-Fe203层的晶体结构的红外线吸收光谱曲线的图。
图15是表示横轴为波数(Wave number),纵轴为吸收度 (Absorbance),由y-Fe203 (磁赤铁矿)和a-Fe203 (hematite:赤铁矿) 双方构成的层的晶体结构的红外线吸收光谱曲线的图。
图16是表示变形例6的存储元件的多值化例的图。
图n是表示本发明的第二实施方式中的非易失性存储元件的图，
(a)是从基板表面看交叉点型的非易失性存储元件的结构的概略平面 图，(b)是从箭头方向看(a)的A-A线剖面的概略剖面图。
图18 (a)是从A-A线的剖面沿箭头方向看并放大表示图17 (b) 的非易失性存储元件的一部分B的概略剖面图，(b)是从(a)的C方 向看的概略剖面图。
图19 (a) (d)是表示在本发明的第二实施方式中使用的非易失 性存储元件的制造方法的工序剖面图。
图20 (a)、 (b)是表示在本发明的第二实施方式中使用的非易失 性存储元件的制造方法的工序剖面图。
图21是表示本发明的第二实施方式中的非易失性存储元件的工作 结果的图。
图22是表示非易失性存储元件的电阻变化膜仅由Fe304层构成的 比较例1中的工作结果的图。
图23是表示非易失性存储元件的电阻变化膜仅由尖晶石结构氧化 物层(ZnFe204)构成的比较例2中的工作结果的图。
图24是表示非易失性存储元件的电阻变化膜仅由尖晶石结构氧化 物层(MnFe204)构成的比较例3中的工作结果的图。
图25是表示第三实施方式的存储器装置的一个构成例的框图。
图26是表示第四实施方式的半导体集成电路(Embedded-RAM(嵌 入式RAM))的一个构成例的框图。图27是表示第五实施方式的半导体集成电路(re-configurable LSI (可重构的LSI))的一个构成例的框图。
图28是表示与第一实施方式中所述的存储元件同样地构成的电阻 变化型元件的其它用途例的框图。 符号的说明 1上部电极 2电阻变化薄膜 2a Fe3。4层 2bFe203层 3下部电极 4 基板 5电源
101-1， 101-2 端子
200存储器装置
201存储器阵列
202地址缓冲器
203 控制部
204行解码器
205字线驱动器
206列解码器
207位线/板线驱动器
300半导体集成电路
301 逻辑电路
400半导体集成电路
401 处理器
402 接口
320， 331 非易失性存储元件 321 基板表面
322， 322a， 322b， 322c， 322d， 322e， 322f， 322g， 322h 下
部电极
323, 323a， 323b， 323c， 323d， 323e， 323f， 323g， 323h 上
14P电极
324电阻变化膜 325存储部 326基板
327第一层间绝缘膜
328 槽
329 Fe30j
330尖晶石结构氧化物层 332第二层间绝缘膜 A存储元件
MC211, MC212, MC221, MC222 存储器单元 Wl， W2 字线 Bl， B2 位线 Pl， P2 板线
具体实施例方式
以下，参照附图，详细地说明本发明的实施方式。其中，在图中 对于相同或相当的部分标注相同的符号，省略对它们的说明。
(第一实施方式)
图1是表示本实施方式的存储元件的一个构成例的图。
图l所示的存储元件(A)包括基板4、在基板4上形成的下部 电极3、上部电极1和夹在两电极1、 3之间的电阻变化薄膜2。
驱动该存储元件(A)的电源5构成为能够将规定的电压施加在上 部电极1和下部电极3之间。当由电源5施加满足规定的条件的电压 (例如脉冲电压)时，存储元件(A)的电阻变化薄膜2的电阻值增加 或减少。例如，在施加比规定的阈值电压大的脉冲电压的情况下，存 储元件(A)的电阻变化薄膜2的电阻值增加或减少，另一方面，在施 加比该阈值电压小的脉冲电压的情况下，对存储元件(A)的电阻变化 薄膜2的电阻变化没有任何影响(即，存储元件(A)的电阻变化薄膜 2的电阻值不变化)。
作为上部电极1和下部电极3的材料，例如有Pt(白金)，Ru(钌)，Ir (铱)，Ag (银)，Au (金)，Ru02 (氧化钌)，Ir02 (氧化铱)，TiO (氧化钛)，TiN (氮化钛)和TiAlN (氮化钛铝)。
但是，因为电阻变化薄膜2通常是将基板4加热至约300°C左右 而被形成的，所以用于电阻变化薄膜2和基板4之间的下部电极3的 材料，优选使用对于这种制造过程中的加热具有稳定的特性的材料， 上述材料均满足该条件。
这里，本实施方式的电阻变化薄膜2是由作为主要构成元素(主 要层)的尖晶石结构的Fe304 (磁铁石)构成的层(以下，简略为"Fe304 层")，但是从发挥后述的电阻值偏差抑制效果的观点出发，该电阻变 化薄膜2至少包含一层由作为辅助构成元素(辅助层)的Fe203构成的 层(以下，简略为"Fe2Cb层")或由以MFe204表示的尖晶石结构氧化 物(M是除Fe以外的金属元素)构成的层(以下，简略为"尖晶石结 构氧化物层)。此外，在本说明书中，"作为主要层的Fe304层"，"作为 辅助层的Fe203层"和"作为辅助层的以MFe204表示的尖晶石结构氧 化物(M是除Fe以外的金属元素)"是指，Fe203层或尖晶石结构氧化 物层比Fe304层较薄地形成(换言之，Fe304层形成得厚于Fe203层或 尖晶 石结构氧化物层)。
艮口，该电阻变化薄膜2包含Fe304层、和Fe203层或尖晶石结构氧 化物层，Fe304层形成得厚于Fe203层或尖晶石结构氧化物层。而且， 在Fe203层或尖晶石结构氧化物层的厚度超过电阻变化薄膜2的厚度的 20%的情况下，非常难以通过脉冲电压使存储元件的电阻值改变。因此， Fe203层或尖晶石结构氧化物层的厚度优选为电阻变化薄膜2的厚度的 20%以下。
而且，在第一实施方式中，说明辅助层为Fe203层的情况。本发明 者等通过红外线吸收光谱测定装置(PERKIN ELMER公司制的 SYSTEM2000 FR-IR)分析并确认了 Fe203层的晶体结构。
图2是横轴为波数(Wave number),纵轴为吸收度(Absorbance)， 表示本实施方式的Y-Fe203 (磁赤铁矿)层的晶体结构的红外线吸收光 谱曲线的图。
根据图2，因为存在从约680cm—1 730 cm—1的较宽的红外线吸收光 谱的吸收度峰值，所以能够确认到此处的作为辅助层的Fe203层是尖晶石结构的Y-Fe203 (磁赤铁矿)。
此外，如果使电阻变化薄膜2的厚度在lpm以下，则通过施加脉 冲电压能够充分地使存储元件的电阻值改变。因此，电阻变化薄膜2 的厚度优选在lpm以下。
此外，作为电阻变化薄膜2的厚度，在图案形成处理中使用光刻 的情况下，因为电阻变化膜2的厚度越薄越容易加工，所以优选在 200nm以下。进一步，电阻变化薄膜2的厚度越薄，使存储元件的电 阻值变化的脉冲电压的电压值较低即可，这令人满意。但是，从避免 施加电压时发生击穿(breakdown)的观点出发，该电阻变化薄膜2的 厚度优选至少在10nm以上。
此外，在本说明书中，"Fe304层"指的是含有约100。/。的Fe304的 部分，、203层"指的是含有约100%的Fe203的部分，如果在电阻 变化膜2内存在含有约100%的Fe203的部分和含有约100%的Fe304 的部分，就能够发挥以下所述的抑制电阻值偏差的效果，Fe203层和 Fe304层之间的界面不是一定需要明确地确定，在该界面上也可以存在 Fe203和Fe3(V混在一起的区域。
接着，作为一个例子，详细地说明在电阻变化薄膜2中至少包含 一层Fe203层的效果。
试制作使用本实施方式的电阻变化薄膜2的存储元件(A)，并且 作为它的比较例，试制作使用现有的电阻变化膜的存储元件(B)。
下面，按顺序说明各存储元件(A)、 (B)的结构、制作方法和特性。
<存储元件(A) >
图3是表示本实施方式的存储元件的电阻变化薄膜的层结构例的图。
如图3所示，存储元件(A)的电阻变化薄膜2构成为，具有作为 主要层的Fe304层2a，在该层2a的内侧，内包一层作为辅助层的Fe203 层2b。
例如，如果电阻变化薄膜2的总厚度为IOO腿，则Fe2Cb层2b的 厚度为10nm即可。因此，电阻变化薄膜2中的Fe304层2a的总厚度 形成为90nm。接着，说明存储元件(A)的电阻变化薄膜2的制作方法的一个例子。
从图1可知，通过溅射法在基板4上形成0.2pm厚的由Pt构成的 下部电极3。
接着，使用Fe304和Fe203的耙材料并通过溅射法，在下部电极3 上形成以下所述的规格的电阻变化薄膜2。 g卩，在形成电阻变化薄膜2 时，如图3所示，首先，形成厚约50nm的Fe3O4层2a，在其上形成厚 约10nm的Fe203层2b，在其上再次形成厚约40nm的Fe304层2a，由 此，制作成总厚约100nm的电阻变化薄膜2。
接着，在电阻变化薄膜2上通过溅射法形成0.2pm厚的由Pt构成 的上部电极1。
这样，得到在作为主要层Fe304层2a的内侧，内包1个作为辅助 层的Fe203层2b的电阻变化薄膜2，制造出存储元件(A)。
接着，对上述存储元件(A)交替地施加2种脉冲电压(正极性脉 冲电压和负极性脉冲电压)，每施加1次脉冲电压均测定存储元件(A) 的电阻值。其中，正极性脉冲电压是上部电极1相对于下部电极3为 "正"的脉冲电压，这里，正极性脉冲电压的电压值为"+2V"，其脉 冲宽度为"100nsec"。此外，负极性脉冲电压是上部电极1相对于下部 电极3为"负"的脉冲电压，这里，负极性脉冲电压的电压值为"-2V"， 其脉冲宽度为"100nsec"。此外，在此，为了求取存储元件的电阻值， 在上部电极1和下部电极3之间施加有测定电压(不影响存储元件的 电阻变化的电压，这里，为"0.5V")。即，使用测定电压的电压值和 施加测定电压时流过的电流的电流值算出存储元件的电阻值。
图4是表示验证存储元件(A)的电阻值偏差量后的测定结果的图。
根据图4可知，存储元件(A)的电阻值，在施加正极性脉冲电压 时减少，在施加负极性脉冲电压时增加。这里，因为交替地施加上述2 种脉冲电压，所以如图4所示，存储元件(A)的电阻，在施加正极性 脉冲电压时从高电阻的状态(比其它状态显现高的电阻值的状态)变 化为低电阻状态(比其它状态显现低的电阻值的状态)，在施加负极性 脉冲电压时从抵电阻状态变化为高电阻状态，这样周期地变化。测定 开始初期的电阻值一般存在发生偏差的倾向，但是在图4中，显示相对于脉冲电压的重复施加，电阻值的变化大致一定的数据。而且，使 用在此测定中检测出的最大的电阻值(以下，简略为"最大电阻值")， 对图4所示的存储元件的各电阻值进行归一化(标准化)。该存储元件
(A)的最大电阻值为"约20KQ"。 <作为比较例的存储元件(B) >
作为存储元件(A)的比较对象的存储元件(B)的电阻变化薄膜 由单一的Fe304层构成。
接着，说明存储元件(B)的电阻变化薄膜的制作方法的-一个例子。 通过溅射法在基板4 (参照图l)上形成0.2um厚的由Pt构成的 下部电极。接着，使用Fe304的靶材料并通过溅射法，在下部电极3 上形成厚度为0.1)am (100nm)的单一的Fe304层。接着，在电阻变化 薄膜2上形成0.2um厚的由Pt构成的上部电极1。这样，制造出存储 元件(B)。
接着，与存储元件(A)的情形相同，在上述存储元件(B)上交 替地施加上述2种脉冲电压(正极性脉冲电压和负极性脉冲电压)，每 施加1次脉冲电压均测定存储元件(B)的电阻值。
图5是表示验证存储元件(B)的电阻值偏差量的测定结果的图。
根据图5可知，与存储元件(A)的情形相同，存储元件(B)的 电阻值显示出在施加正极性脉冲电压时减少，施加负极性脉冲电压时 增加的特性。但是，如从图5能够知道的那样，与存储元件(A)比较， 存储元件(B)的变化的电阻值不是一定的值，其发生大幅度的偏差。 因此，由于在存储元件(B)上反复施加脉冲电压的情况下，其电阻值 发生偏差，所以不能够将存储元件(B)用作稳定的存储元件。其中， 图5所示的存储元件的各电阻值是使用最大电阻值进行归一化后的值。 该存储元件(B)的最大电阻值为"1.2KQ"。
接着，通过试制作大量存储元件(A)和大量存储元件(B)，验 证存储元件(A)的电阻的统计偏差优于存储元件(B)的电阻的统计 偏差，并对该验证的结果进行说明。
这里，在相同的成膜条件下，试制作形成有存储元件(A)的基板 和形成有存储元件(B)的基板各10个。在1个基板中，形成有大量 存储元件(A)或存储元件(B)，从各个基板随机选择5个存储元件(A) 或5个存储元件(B)。对各个选出的存储元件(A)和存储元件
(B) 进行与上述同样的实验，测定电阻值。
具体而言，相对于存储元件(A)和存储元件(B)，交替地施加2 种脉冲电压共40次，对1个存储元件(A)或存储元件(B)测定40 个电阻值。对全部50个存储元件(A)和50个存储元件(B)执行这 样的测定，结果，对于存储元件(A)和存储元件(B)各自得到总共 2000个测定数据(电阻值)。
图6是表示存储元件(A)的电阻值的统计偏差的分布结果的图， 图7是表示存储元件(B)的电阻值的统计偏差的分布结果的图。而且， 在图6和图7中，令集中在高电阻侧的电阻值的平均值为"1"，对各 测定数据(电阻值)进行归一化。
从图6和图7的比较可知，存储元件(A)的电阻值的统计偏差比 存储元件(B)的电阻值的统计偏差少，存储元件(B)的测定数据(电 阻值)集中于特定的电阻值(这里为2个电阻值)。
根据以上所述的验证结果可知，采用本实施方式的存储元件(A)， 存储元件(A)与现有的存储元件(B)相比，能够改善电阻值的偏差。 因此，在存储元件(A)中能够实现稳定的记录再现特性。此外，存储 元件(A)的电阻值的再现性提高，结果，能够减少由存储元件(A) 的电阻值偏差引起的不良率，能够以良好的成品率制造存储元件(A)。
接着，参照附图，对将本实施方式的存储元件(A)用作存储器的 情况下的工作例进行说明。
首先，对使存储元件(A)工作的电路的一个例子进行说明。
<电路构成〉
图8是表示使本实施方式的存储元件工作的电路的示例的图。 在此，将存储元件(A)用作存储器，进行1位数据的处理。 而且，在以下的说明中，存储元件(A)的电阻值是在高电阻下被 初始化的值，如果存储元件(A)的电阻值是"高电阻"则令其为"0" 状态，如果存储元件(A)的电阻值是"低电阻"则令其为"1"状态。 在图8中，存储元件(A)的上部电极1 (参照图1)与端子101-1 连接，存储元件(A)的下部电极3 (参照图l)与端子101-2连接。 图9是说明记录时的本实施方式的存储元件的工作的图。图9 (a)的端子101-2接地(GND)。而且，在存储元件(A)上， 相对于端子101-2，在同图的端子101-1上施加规定的阈值电压以上的 "正极性"的记录用的脉冲电压(以下，简略为"正极性脉冲")的情 况下，如图9 (b)所示，存储元件(A)的电阻值从高电阻的"Rb" 减少到低电阻的"Ra"。
与此相反，在存储元件(A)上，相对于图9 (a)的端子101-2， 在同图的端子101-1上施加规定的阈值电压以上的"负极性"的记录用 的脉冲电压(以下，简略为"负极性脉冲")的情况下，存储元件(A) 的电阻值从低电阻的"Ra"增加到高电阻的"Rb"。即，以使得电流朝 向图9 (a)所示的箭头方向流动的方式施加脉冲电压时，存储元件(A) 的电阻值减少，另一方面，在以使得电流朝向与同图所示的箭头相反 的方向流动的方式施加脉冲电压时，存储元件(A)的电阻值增加。
图IO是说明再现时的本实施方式的存储元件的工作的图。
图10 (a)的端子101-2接地(GND)。而且，相对于端子101-2， 在同图的端子101-1上施加不到规定的阈值电压且不使存储元件(A) 的电阻值变化的电压(再现用的电压)的情况下，流动与存储元件(A) 的电阻值相应的输出电流。即，如图IO (b)所示，当存储元件(A) 的电阻值为低电阻的"Ra"时，流动具有电流值"Ia"的输出电流， 当存储元件(A)的电阻值为高电阻的"Rb"时，流动具有电流值"Ib" 的输出电流。
接着，参照附图，详细地说明存储元件(A)的存储工作、重置工 作和再现工作的各工作例。 [存储]
在存储元件(A)中写入(存储)表示"1"的1位数据时，图9 (a)所示的端子101-2接地，在端子101-1上施加存储用的正极性脉 冲。该脉冲电压的电压值被设定为例如"+2V"，其脉冲宽度被设定为 "100nsec"。这样，因为存储元件(A)被施加正极性脉冲，所以存储 元件(A)的电阻值成为与"1"对应的低电阻状态。因此，存储元件 (A)能够存储表示"1"的1位数据。 [重置]
在将存储元件(A)的状态重置(reset)在初始的"0"的状态的情况下，图9 (a)所示的端子101-2接地，端子101-1上被施加重置用 的负极性脉冲。该脉冲电压的电压值被设定为例如"-2V"，其脉冲宽 度被设定为"100nsec"。这样，因为在存储元件(A)上施加负极性脉 冲，所以存储元件(A)的电阻值回到与"0"对应的高电阻状态。由 此，存储元件(A)的存储状态被重置在初始状态"0"。 [再现]
在再现存储元件(A)的状态的情况下，图10(a)所示的端子101-2 接地，在端子101-1上施加再现用的电压(以下，称为"再现电压")。 再现电压的电压值被设定为例如"+0.5V"。当在存储元件(A)上施加 再现电压时，在端子101-1和端子101-2之间流通具有与存储元件(A) 的电阻值相应的电流值的电流。
而且，通过检测在端子101-1和端子101-2之间流动的电流的电流 值，根据该电流值和再现电压的电压值(0.5V)，求取存储元件(A) 的电阻值。因此可知，如果存储元件(A)的电阻值为高电阻的"Rb"， 则存储元件(A)处于"0"状态，如果存储元件(A)的电阻值为低 电阻的"Ra"，则存储元件(A)处于"1"状态，由此，能够再现存储 元件(A)的位数据。
如上所述，能够将抑制电阻值的偏差的存储元件(A)用作存储器。 而且，构成存储元件(A)的电阻变化薄膜2不是非晶形结构，而具有 多晶体结构。因此，该存储元件(A)与现有的存储元件比较，即便长 时间使用也能够维持作为存储器的可靠性。而且，施加在各个端子 101-1、 101-2上的记录、重置和再现用的各电压，不限定于上述数值。 在存储时，只要将适合于存储元件的规定电平以上的正极性脉冲电压 施加在各个端子101-1、 101-2上即可。同样，在重置时，只要将适合 于存储元件的规定电平以上的负极性脉冲电压施加在各个端子101-1、 101-2上即可。 (变形例1)
图11是表示变形例1的存储元件的电阻变化薄膜的层结构例的图。
第一实施方式的存储元件(A)以在Fe304层2a的内侧内包一层 Fe203层2b的方式构成，在此处，对其变形例1的存储元件(A')的结构进行说明。而且，为了便于说明，图11的电阻变化薄膜、Fe304 层和Fe203的参照符号使用与图3的电阻变化薄膜、Fe304层和Fe203 的参照符号相同的符号。
在图11的存储元件(A')的电阻变化薄膜2中，举例表示交替地 形成有5层Fe2Cb层2b和6层Fe304层2a的结构。作为这两种层的厚 度的一个例子，Fe304层2a的厚度为10nm， Fe203层2b的厚度为6nm， 这些层2a、 2b的总厚度为90nm。
接着，说明该存储元件(A')的制造方法。
其中，除了电阻变化薄膜2的制造方法外，存储元件(A')的制 造方法与存储元件(A)的制造方法相同，这里，省略两者共同的制造 方法的说明。
首先，使用Fe304靶并通过溅射法在下部电极3上形成厚10nm的 Fe304层2a。之后，使用Fe203靶并通过溅射法在该Fe304层2a上形成 厚6nm的Fe203层2b，使用Fe304靶并通过溅射法形成厚10nm的Fe304 层2a，如此交替地进行5次。这样，制造出具有图ll所示的电阻变化 薄膜2的存储元件(A')。
接着，对上述的存储元件(A')进行与存储元件(A)同样的验 证实验。该存储元件(A')的验证结果为与存储元件(A)大致相同 的结果(参照图4和图6)。其中，存储元件(A')的电阻值在使用最 大电阻值对其进行归一化后被进行评价。该存储元件(A')的最大电 阻值为"约1.5MQ"。
根据本变形例，与现有技术中的存储元件(B)的电阻值偏差相比， 能够改善存储元件(A')的电阻值偏差。此外，还具有通过改变Fe203 层2b的层数，能够改变最大电阻值，能够将存储元件(A')调整至所 期望的最大电阻值的优点。 (变形例2)
图12是表示变形例2的存储元件的电阻变化薄膜的层结构例的图。
第一实施方式的存储元件(A)以在Fe;04层2a的内侧内包一层 Fe203层2b的方式构成，在此处，对其变形例2的存储元件(A")的 结构进行说明。而且，为了便于说明，图12的电阻变化薄膜、Fe304层和Fe203的参照符号使用与图3的电阻变化薄膜、Fe304层和Fe203
层的参照符号相同的符号。
在图12的存储元件(A〃)的电阻变化薄膜2中，举例表示在Fe304 层2a的表面(接近图1的上部电极1 一侧的与上部电极1的界面附近) 上设置有一层Fe203层2b的结构。作为这两个层的厚度的一个例子(分 配例)，Fe304层2a的厚度为80nm， Fe203层2b的厚度为20nm，这些 层2a、 2b的总厚度为100nm。
而且，也可以是在Fe304层2a的背面设置有一层Fe203层2b的结构。
接着，说明该存储元件(A")的制造方法。
其中，除了电阻变化薄膜2的制造方法外，存储元件(A〃)的制 造方法与存储元件(A)的制造方法相同，这里，省略对两者共同的制 造方法的说明。
首先，通过使用Fe304靶的溅射法在下部电极3上形成厚80nm的 Fe304层2a。之后，通过使用Fe203靶的溅射法在该Fe304层2a上形成 厚20nm的Fe2O3层2b。这样，制造出具有图12所示的电阻变化薄膜 2的存储元件(A〃)。
接着，对上述存储元件(A〃)进行与存储元件(A)同样的验证实 验。该存储元件(A〃)的验证结果成与存储元件(A)为大致同等的结 果(参照图4和图6)。而且，存储元件(A〃)的电阻值在使用存储元 件(A〃)的最大电阻值进行归一化后被实施评价。该存储元件(A〃) 的最大电阻值为"约40kQ"。
根据本变形例，与现有技术的存储元件(B)比较，能够改善存储 元件(A〃)的电阻值的偏差。此外，存储元件(A")能够通过2次溅 射法简单地制造。 (变形例3)
图13是表示变形例3的存储元件的电阻变化薄膜的层结构例的图。
第一实施方式的存储元件(A)以在Fe3(34层2a的内侧内包一层 Fe203层2b的方式构成，这里，对其变形例3的存储元件(A"')的结 构进行说明。而且，为了便于说明，图13的电阻变化薄膜、F&04层和Fe203层的参照符号使用与图3的电阻变化薄膜、Fe304层和Fe203 层的参照符号相同的符号。
在图13的存储元件(A〃')的电阻变化薄膜2中，举例表示在Fe304 层2a的表面(接近图1的上部电极1 一侧的与上部电极1的界面附近) 上设置有一层Fe203层2b，并在Fe304层2a的背面(接近图1的下部 电极3 —侧的与下部电极3的界面附近)上设置有一层Fe203层2b的 结构。作为这两种层的厚度的一个例子(分配例)，Fe304层2a的厚度 为80nm， Fe304层2a的两侧的Fe2Cb层2b的厚度为10nm，这些层2a、 2b的总厚度为100nm。
接着，说明该存储元件(A'〃)的制造方法。
其中，除了电阻变化薄膜2的制造方法外，存储元件(A〃')的制 造方法与存储元件(A)的制造方法相同，这里，省略对两者共同的制 造方法的说明。
首先，通过使用Fe203靶的溅射法在下部电极3上形成厚10nm的 Fe203层2b。之后，通过使用Fe304靶的溅射法在该？6203层2b上形成 厚80nm的Fe3O4层2a。然后，再次，通过使用Fe203靶的溅射法在该 Fe304层2a上形成厚10nm的？6203层2b。这样，制造出具有图13所 示的电阻变化薄膜2的存储元件(A〃')。
接着，对上述存储元件(A'〃)实施与存储元件(A)同样的验证 实验。该存储元件(A'〃)的验证结果为与存储元件(A)大致同等的 结果(参照图4和图6)。而且，存储元件(A〃')的电阻值在使用存储 元件(A〃')的最大电阻值进行归一化后被实施评价。该存储元件(A〃') 的最大电阻值为"约60kQ"。
根据本变形例，与现有技术的存储元件(B)比较，能够改善存储 元件(A〃')的电阻值的偏差。 (变形例4)
Fe203层2b不限于本实施方式所述的由尖晶石结构的y-Fe203 (磁 赤铁矿)构成的层，即便是由刚玉(corundum)结构的a-Fe203 (赤铁 矿)构成的层，也能够发挥与Y-Fe203层2b同样的电阻值偏差抑制效 果，即使是由Y-Fe203 (磁赤铁矿)和a-Fe203 (赤铁矿)两者构成的层， 也发挥与Y-Fe203层2b同样的电阻值偏差抑制效果。
25而且，oc-Fe203层的晶体结构通过图14所示的红外线吸收光谱的 分析结果的约650cm" 660cm"的陡峭的吸收度峰值被确认。此外，由 Y-Fe203 (磁赤铁矿)和cx-Fe203 (赤铁矿)双方构成的层的晶体结构， 根据图15所示的红外线吸收光谱的分析结果，通过约650cm—' 660cm—1 的陡峭的吸收度峰值和约680cm—' 730cm—1的宽的吸收度峰值得到确 认。
(变形例5)
在本实施方式中，作为Fe304层2a和Fe203层2b的制造方法，举 例表示了使用Fe304靶和Fe203靶的溅射法，但是Fe304层和Fe203层 的制造方法不限定于此。例如如果在用于对Fe靶进行溅射的放电气体 (例如氩气)中混入期望的量的氧气，则不交换靶，也能够通过反应 性溅射法在基板上形成Fe304层和Fe203层。 (变形例6)
在本实施方式中，对存储元件(A)具有2个电阻值的状态，并将 数值分配给这2个电阻值，能够读写"l位"的数据的结构进行了说明， 但是如图16所示，也可以釆用将数值分配给3个以上的电阻值(在图 16中举例表示5个电阻的状态)中的各个，使得能够读写"多位"的 数据的结构。而且，在此情况下，按照多位数据的值适当地调整施加 的脉冲电压的电压值或次数即可。例如，在图16所示的变形例6的存 储元件的多值化例中，通过将"+3V"的正极性脉冲电压施加在存储元 件上，使得存储元件的电阻值(归一化值)从"1"变到"0.01"，通过 4次将"-1V"的负极性脉冲电压施加在存储元件上，使得从"0.01" 回到"1"。这样，存储元件在"0.01"与"1"之间能够取5个不同的 电阻值，根据该存储元件的电阻值能够读写"多位"的数据。 (第二实施方式)
图17~图20是表示本发明的第二实施方式的结构的图。图17 (a) 表示从半导体芯片的基板表面321看到的交叉点(cross point)型的非 易失性存储元件320的结构的概略平面图。如图17 (a)所示，非易失 性存储元件320包括在基板上相互平行地形成的多个下部电极322; 和在这些下部电极322的上方，在与该基板的主面平行的面内相互平 行，且与多个下部电极322立体交叉地形成的多个上部电极323。而且，
26在这些下部电极322和多个上部电极323之间夹持着电阻变化膜324。 换言之，非易失性存储元件320构成为，基板上形成的带状的下部电 极322和与该下部电极322立体交叉的带状的上部电极323夹着电阻 变化膜324。
而且，在本实施方式中，虽然下部电极322和上部电极323直角 地立体交叉，但是本发明不限定于这种方式。此外，在本实施方式中， 非易失性存储元件320设置有8根下部电极322a， 322b， 322c， 322d， 322e， 322f， 322g， 322h禾B 8根上部电极323a， 323b， 323c， 323d， 323e， 323f， 323g， 323h，但是这只是例示，当然，下部电极322和上 部电极323的数量是任意的。
这些多个下部电极322和多个上部电极323的立体交叉点作为存 储部325发挥作用。因此，多个存储部325形成为矩阵状。该多个存 储部325各自具有通过施加电脉冲而增加或减少电阻值的特性。
图17 (b)是从箭头方向看图17 (a)的非易失性存储元件320的 A-A线剖面的概略剖面图。如图17 (b)所示，在半导体芯片的基板 326上形成有下部电极322，下部电极322的上部被第 一层间绝缘膜327 覆盖。在该下部电极322上在贯通第一层间绝缘膜327形成的带状槽 328中，埋入有构成电阻变化膜324的Fe304层329。而且，在第一层 间绝缘膜327和Fe304层329之上形成有尖晶石结构氧化物层330和上 部电极323。由各包含1层该尖晶石结构氧化物层330和Fe304层329 的多层的电阻层构成电阻变化薄膜324。其中，只在带状的上部电极 323和带状的下部电极322的交点部分处形成有Fe304层329和尖晶石 结构氧化物层330。
此外，如图17 (b)所示，构成存储部325的Fe;04层329至少与 相邻的存储部325电分离。其中，电阻变化薄膜324由至少各包含1 层尖晶石结构氧化物层330和F^04层329的多层的电阻膜层构成即 可，也可以附加除此以外的电阻层。
而且，在尖晶石结构氧化物层330、上部电极323和第一层间绝缘 膜327之上，以覆盖尖晶石结构氧化物层330和上部电极323的方式 形成有第二层间绝缘膜332。通过该第二层间绝缘膜332保护非易失性 存储元件320的存储部325。在以上述方式构成的非易失性存储元件320中，经下部电极322 和上部电极323向存储部325施加电脉冲，使得存储部325的电阻变 化膜324的电阻值增加或减少。根据该电阻值的变化存储或读出信息。 因此，相邻的存储器单元(存储部)之间被电分离，能够实现可以更 微细化的元件结构。此外，在交叉点型的非易失性存储元件的情况下， 使二维地相邻的存储器单元之间电分离，能够进一步实现可以更微细 化的元件结构。
图18 (a)是放大表示作为图17 (b)所示的交点型的非易失性存 储元件320的构成单元的存储元件的一部分B的区域的概略剖面图。 在图18 (a)中表示由3个存储部325构成的存储元件的剖面图。此外， 图18 (b)是从图18 (a)的C方向看到的剖面形状由3个存储部325 构成的存储元件的概略剖面图。
如图18 (a)所示，在基板326上形成有被下部电极322和上部电 极323夹着的电阻变化膜324。通过该电阻变化膜324构成存储部325。 从图18 (a)所示的剖面形状可知形成有3个存储部325。
电阻变化薄膜324由至少包含尖晶石结构氧化物层330和Fe304 层329各1层的多层电阻膜层构成。而且，在图18 (a)中，电阻变化 薄膜324由包含尖晶石结构氧化物层330和Fe304层329各1层的2 层电阻膜层构成，也可以进一步附加其它的电阻层。
而且，即使在此结构中，因为电阻变化薄膜324由尖晶石结构氧 化物层330和作为组成不同的尖晶石结构氧化物的Fe304层329构成， 所以也能够减少由相同晶体结构构成的各电阻层的内部应力。结果， 电阻变化薄膜324能够保持大的电阻变化率，并能够高速地改变电阻。 因此，不仅能够以低电流读出记录在包含电阻变化膜324的一部分的 存储部325中的信息，还能够降低改写信息时的电压和电流。
在以上述方式构成的本实施方式的非易失性存储元件中，通过经 下部电极322和上部电极323将电脉冲施加在存储部325上，存储部 325的电阻变化膜324的电阻值增加或减少。根据该电阻值的变化存储 或读出信息。
在此，电阻变化膜不是仅由具有优良的电阻变化特性的Fe304层构 成，而是由将其与尖晶石结构氧化物层组合而成的多层电阻膜层构成，由此使得具有适当的电阻值，结果，能够流通适当的电流，并能够施 加适当的形成电压。进一步，因为能够使相邻的存储器单元之间电分 离而抑制串扰的发生，所以能够实现可以微细化的元件构造。此外， 能够进一步实现与现有技术的CMOS等的平面处理的层间绝缘膜形成 工序、蚀刻工序和叠层材料的埋入工序等的亲和性。
接着，对本实施方式中所示的图18 (a)所示的非易失性存储元件 的制造方法进行说明。图19 (a) 图19 (d)以及图20 (a)和图20 (b)按顺序表示图18 (a)所示的非易失性存储元件的工艺流程。艮口， 本实施方式的非易失性存储元件的制造方法，如图19和图20按顺序 表示的那样，包括在基板326上形成下部电极322的工序；在下部 电极322上形成电阻变化膜324的电阻膜形成工序；和在电阻变化膜 324上形成上部电极323的工序。进一步，电阻膜形成工序的特征在于 形成由多层电阻膜层构成的电阻膜，该电阻膜包含尖晶石结构氧化物 层330和Fe304层329至少各一层，并且尖晶石结构氧化物层330和 Fe304层329由组成不同的尖晶石结构氧化物材料形成。
而且，如上所述，电阻变化膜324也可以由3层以上构成，但是 在本实施方式中，举例表示以包含尖晶石结构氧化物层330和Fe304 层329各一层的2层结构的电阻膜层构成电阻变化膜的情形。
这里，作为尖晶石结构氧化物层330的例子，使用作为尖晶石结 构氧化物的ZnFe204。
如图19 (a)所示，例如，利用蒸镀法和蚀刻法在Si材料的基板 326上，以宽度0.1jLim、厚度0.1pm沿规定方向伸张的方式形成多根由 Al材料构成的下部电极322。进一步，利用CVD法等以覆盖基板326 和下部电极322的方式堆积厚160nm的作为第一层间绝缘膜327的惨 氟的氧化膜。
然后，例如，利用干蚀刻法形成与下部电极322相同的宽度O.lpm、 长度为0.7pm的槽328。接着，如图19 (b)所示，利用溅射法向该槽 328供给过渡金属的氧化膜材料，形成厚170nm的Fe304层329。
接着，如图19 (c)所示，使用CMP (化学机械研磨)技术除去 叠层在第一层间绝缘膜327上的Fe304层329，直到露出第一层间绝缘 膜327的表面，仅残留叠层在槽328中的Fe304层。然后，如图19 (d)
29所示，在通过CMP技术被平坦化后的Fe304层329和第一层间绝缘膜 327上，例如，利用溅射法形成厚35nm的由ZnFe204材料构成的尖晶 石结构氧化物层330，之后，例如通过蒸镀法在尖晶石结构氧化物层 330的上部形成厚O.lpm的由Al材料构成的上部电极323。
然后，如图20(a)所示，利用光刻法以与下部电极322直角交叉 的方式形成宽0.1pm、间隔0.1(im的带状的上部电极323。之后，以带 状的上部电极323为掩模，例如通过干蚀刻法形成宽0.1iim、间隔0.^m 的带状的尖晶石结构氧化物层330。
进一步，如图20(b)所示，以覆盖尖晶石结构氧化物层330和上 部电极323的方式，例如利用CVD法等在第一层间绝缘膜327上形成 厚0.3pm的掺氟的氧化膜作为第二层间绝缘膜332。
图21表示使用厚35nm的ZnFe204层作为尖晶石结构氧化物层 330，使用厚幽m的Fe304层作为Fe304M 329的情况下的非易失性 存储元件的工作结果。
根据图21所示的工作结果可知，在经上部电极323和下部电极322 将极性不同的脉冲宽度100nsec、电压1.6V的电脉冲交替地施加在非 易失性存储元件上的情况下，交替并稳定地获得2个不同的电阻值 600Q、 8KQ。这里，进行实验直到脉冲施加次数超过1200次，其间， 持续稳定地获得2个不同的电阻值。与后述的图26所示的工作结果比 较，相对于Fe304值的高电阻值成为大l位以上的值。此外可知，如果 是低电阻值600Q、高电阻值8KQ这样的适当的电阻值，则因为在数V 的脉冲电压下流通数mA前后的脉冲电流，所以非易失性存储元件以 低电流进行工作。
而且，此处，关于电阻变化膜的厚度，Fe304层329为160nm，尖 晶石结构氧化物层330为35nm，总计195nm。当该电阻变化膜的厚度 不到lnm时，受到下部电极322的界面的影响等，结晶体不充分，不 能够得到良好的电特性。此外，当电阻变化膜的厚度超过200nm时， 与形成其它电路区域等的被微细化的半导体处理的匹配不充分。而且， 因为随着电阻变化膜变厚而电阻值增大，所以存在用于使电阻变化膜 的电阻变化的电压值变高的问题。因此，优选电阻变化膜的厚度在lnm 以上、200nm以下的结构，这样，与微细化后的半导体处理的亲和性良好，能够得到结晶性良好且具有适当的电阻值的电阻变化膜。
而且，在本实施方式中，以在Fe304层上叠层有尖晶石结构氧化物 层的结构为例进行了说明，但本发明不限定于此，也可以是在尖晶石
结构氧化物层上叠层有Fe304层的结构。这是因为，尖晶石结构氧化物 的电阻值比Fe304层高，所以起到了上述的效果。
此外，在本实施方式中，仅在形成为线状的上部电极和下部电极
的交点部分上形成并叠层有尖晶石结构氧化物层和Fe304层，以这种结 构为例进行了说明，但是很明显，本发明也可以采用Fe304层和尖晶石 结构氧化物层被形成为线状的结构。
此外，在本实施方式中，使用形成有Fe304层和尖晶石结构氧化物 层各一层的电阻变化膜进行了说明，但是如在第一实施方式中说明过 的那样，也可以使用重复叠层有这样的尖晶石结构氧化物层和Fe304 层各一层的叠层结构的电阻变化膜，形成非易失性存储元件。进---步， 也可以使用同时形成尖晶石结构氧化物层和Fe304层并将其复合化后 的结构的电阻变化膜，形成非易失性存储元件。
而且，在本实施方式中，作为配线材料使用A1或W，但是也可以 使用在半导体处理中使用的Pt或Cu等。
进一步，在本实施方式中，作为电极材料使用W，但是也可以使 用其它的作为电极材料的Cu， Pt， Al， TiN， TaN和TiAlN等。
作为比较例1，对电阻变化膜仅由Fe304层构成的非易失性存储元 件进行说明。此情况下的非易失性存储元件，没有如本实施方式的情 形那样形成有以MFe204表示的尖晶石结构氧化物(M是除Fe以外的 金属元素)层330，而采用直接在Fe304层上叠层上部电极的结构。
图22是表示比较例的非易失性存储元件的电阻值和脉冲施加次数 的关系的图表。而且，此处的非易失性存储元件设置有仅由厚159nm 的Fe304层构成的电阻变化膜。此外，图22表示，经上部电极和下部 电极将极性不同的脉冲宽度100nsec、电压1.5V的电脉冲交替地施加 在这样构成的非易失性存储元件上的情况下的结果。
从图22可知，交替地获得2个不同的电阻值，即100Q 300Q、
31800Q 1.3KQ。但是，如该比较例那样，在仅由Fe304层构成电阻变化 膜的情况下，脉冲施加次数约为80次，2个不同的电阻值具有偏差， 高电阻值的值相对于低电阻值为5 10倍，不太大。这样，在比较例中， 尽管脉冲施加次数少到约为80次，但是之后的工作变得不稳定。
另一方面，在本实施方式2的非易失性存储元件的工作中，电阻 变化率在13以上，电阻变化率比比较例1高。此外，从图21也可知， 低电阻值和高电阻值以反复的稳定的值反复变化。因此可知，如本实 施方式2那样，电阻变化膜345由包含尖晶石结构氧化物层330和Fe304 层329至少各一层的多层的电阻膜层构成的结构，对于实现非易失性 存储元件的稳定的工作有效。
作为比较例2，对于仅使用作为尖晶石结构氧化物层330的 ZnFe204作为电阻变化膜324的元件进行说明。图23表示实验结果。 该尖晶石结构氧化物ZnFe204具有以MFe204表示的组成，并且选择M 为Zn，叠层到187nm的厚度。可知，经上部电极323和下部电极322 将极性不同的脉冲宽度1000msec、电压6.5V的电脉冲交替地施加在非 易失性存储元件上，交替地获得2个不同的电阻值800KQ、 2MQ。但 是，存在脉冲宽度非常长，电阻变化率小这样的问题。进一步，还存 在工作电压高的问题。
作为比较例3，对仅使用选择M为Mn的MnFe204的尖晶石结构 氧化物层330作为电阻变化膜324的元件进行说明。图24表示实验结 果。该尖晶石结构氧化物MnFe204是在基板温度400°C下以122nm的 厚度形成的薄膜。可知，经上部电极323和下部电极322将极性不同 的脉冲宽度100msec、电压4V的电脉冲交替地施加在非易失性存储元 件上，交替并稳定地获得2个不同的电阻值1.1 1.5MQ、禾Q2MQ。但
是，存在脉冲宽度非常长，电阻变化率小的问题。进一步，还可知存 在工作电压高的问题。
如参照图21 图24所说明的那样，当使设置有叠层以ZnFe204为 首的尖晶石结构氧化物层330和Fes04层329而构成的电阻变化膜324 的非易失性存储元件320工作时，与设置仅由尖晶石结构氧化物层330
32构成的电阻变化膜的情形相比，能够使用于信息的改写的电脉冲非常 高速化。进一步，还能够降低改写电压和改写电流。而且，因为还能 够使非易失性存储元件的电阻变化区域适当地高电阻化，所以能够稳 定在适当的电压值上进行低电流工作。
通过这样使用尖晶石结构氧化物层和Fe304层的叠层结构而产生
的效果的主要原因还不清楚，但是认为是如下原因，因为堆积相同晶 体结构的氧化物，所以能够良好地形成层间的界面，并且因为由各电
阻层的构成材料之差引起的残留应力低，所以在Fe304层和尖晶石结构 氧化物层中参与电传导的Fe的3d轨道等电子轨道间的电子移动不被 阻碍。
此外，在本实施方式中，虽然使用了Fe304，但是如果显现同样的 特性，则也可以使用过渡金属的氧化物等。此外，优选使用电阻率在 lxl(^Qcm以上、且5xl(^Qcm以下的Fe304层。该电阻率的范围认为 是F e 3 O 4作为晶体结构获得尖晶石结构时的范围。
此外，在本实施方式中，作为尖晶石结构氧化物层的材料使用了 ZnFe204，但是如果显现同样的特性，则也可以使用过渡金属的氧化物 (例如，NiFe204， CoFe204和CuFe204等)的尖晶石结构氧化物。此 外，有选使用电阻率在10Qcm以上、107Qcm以下的尖晶石结构氧化 物。这里，在为ZnFe204、 NiFe204的情况下，电阻率在10Qcm以上、 104Qcm以下。在为CoFe204的情况下，电阻率在104Qcm以上107Qcm 以下。进一步，在为CuFe204等的情况下，电阻率在102Qcm以上105Qcm 以下。
如上所述，本实施方式的非易失性存储元件虽然是设置有具有 Fe304层和尖晶石结构氧化物层的电阻变化膜的交点型的存储元件，但 是本发明并不限于交点型的存储元件，例如，1个晶体管A个非易失性 存储器单元的存储元件也可以是设置有与本实施方式的情况相同的电 阻变化膜那样的结构。 (第三实施方式)
在本实施方式中，作为在第一实施方式中所述的存储元件(A)的 应用例，对安装有该存储元件(A)的存储器装置200的结构和工作进
行说明。图25是表示本实施方式的存储器装置的一个构成例的框图。
存储器装置200包括存储器阵列201、地址缓冲器202、控制部 203、行解码器204、字线驱动器205、列解码器206和位线/板线驱动 器207。
如图25所示，在存储器阵列201中设置有沿第一方向延伸的2 条字线W1、 W2;与字线W1、 W2交叉并沿第二方向延伸的2条位线 Bl、 B2;以一对一的方式与位线Bl、 B2对应并沿第二方向延伸的2 条板线P1、 P2;与字线W1、 W2和位线B1、 B2之间的各交叉点对应 地设置成矩阵状的4个晶体管T211、 T212、 T221、 T222;和以---对一 的方式与晶体管T211、 T212、 T221、 T222对应地设置成矩阵状的4 个存储器单元MC211、 MC212、 MC221、 MC222。当然，不限于这里 所述的个数和条数，例如，在图25的存储器装置200中，列举了在存 储器阵列201中包含4个存储器单元MC211 、 MC212、 MC221 、 MC222 的例子，但是也可以将5个以上的存储器器单元排列成矩阵状地构成 存储器阵列。
其中，各个存储器单元MC211、 MC212、 MC221、 MC222与第一 实施方式的图8所示的存储元件(A)相当。
此处，晶体管T211和存储器单元MC211，在位线Bl和板线Pl 之间以与晶体管T211的源极和存储器单元MC211的端子101-1 (参照 图8)的方式串联地排列。更详细而言，晶体管T211在位线Bl和存 储器单元MC211之间与位线B1和存储器单元MC211连接，存储器单 元MC211在晶体管T211和板线P1之间与晶体管T211和板线P1连接。 其中，晶体管T211的漏极与位线B1连接，存储器单元MC211的端子 101-2 (参照图8)与板线P1连接。此外，晶体管T211的栅极与字线 Wl连接。
而且，此处，其它3个晶体管T212、 T221、 T222以及与这些晶体 管T212、 T221、 T222串联配置的3个存储器单元MC212、 MC221、 MC222的连接状态，通过参考上述说明和图25的图示内容能够容易地 理解，因此，在此省略对它们的连接状态的说明。
由此，当经字线Wl或字线W2向晶体管T211、 T212、 T221、 T222 的各自的栅极施加规定的电压(活性化电压)时，晶体管T21K T212、T221、 T222的漏极和源极之间导通。
地址缓冲器202从外部电路(未图示)接收地址信号ADDRESS, 根据该地址信号ADDRESS将行地址信号ROW输出到行解码器204， 并将列地址信号COLUMN输出到列解码器206。地址信号ADDRESS 是表示从存储器单元MC211、 MC212、 MC221、 MC222中选择的存储 器单元的地址的信号。行地址信号ROW是表示由地址信号ADDRESS 表示的地址中的行的地址的信号，列地址信号COLUMN是表示由地址 信号ADDRESS表示的地址中的列的地址的信号。
控制部203按照从外部电路接收的模式选择信号MODE,选择存 储模式、重置模式和再现模式中的任一个模式。
控制部203在存储模式下，按照从外部电路接收的输入数据Dim 将指示"施加存储鬼压"的控制信号CONT输出到位线/板线驱动器 207。控制部203在再现模式下，将指示"施加再现电压"的控制信号 CONT输出到位线/板线驱动器207。控制部203在再现模式下，进一 步接收从位线/板线驱动器207输出的信号IREAD，将与该信号IREAD 相应的表示位值的输出数据Dout输出至外部电路。其中，该信号 IREAD是表示在再现模式时流过板线P1、 P2的电流的电流值的信号。 此外，控制部203在重置模式下，确认存储器单元MC211、 MC212、 MC221、 MC222的存储状态，与该存储状态相应地将指示"施加重置 电压"的控制信号CONT输出至位线/板线驱动器207。
行解码器204接收从地址缓冲器202输出的行地址信号ROW，按 照该行地址信号ROW选择2条字线Wl、 W2中的任一条。字线驱动 器205根据行解码器204的输出信号向通过行解码器204选择的字线 施加活性化电压。
列解码器206从地址缓冲器202接收列地址信号COLUMN,按照 该列地址信号COLUMN选择2条位线Bl、 B2中的任一条，并且选择 2条板线P1、 P2中的任一条。
位线/板线驱动器207当从控制部203接收到指示"施加存储电压" 的控制信号CONT时，根据列解码器206的输出信号向通过列解码器 206选择的位线施加存储电压VWRITE，并且使通过列解码器206选 择的板线处于接地状态。此外，位线/板线驱动器207当从控制部203接收到指示"施加再 现电压"的控制信号CONT时，根据列解码器206的输出信号向通过 列解码器206选择的位线施加再现电压VREAD，并且使通过列解码器 206选择的板线处于接地状态。之后，位线/板线驱动器207将表示流 过该板线的电流的电流值的信号IREAD输出到控制部203。
此外，位线/板线驱动器207当从控制部203接收到指示"施加重 置电压"的控制信号CONT时，根据列解码器206的输出信号向通过 列解码器206选择的位线施加重置电压VRESET，并且使通过列解码 器206选择的板线处于接地状态。
其中，此处，存储电压VWRITE的电压值被设定为例如"+2V"， 其脉冲宽度被设定为"100nsec"。此外，再现电压VREAD的电压值被 设定为例如"+0.5V"。进一步，重置电压VRESET的电压值被设定为 例如"-2V"，其脉冲宽度被设定为"100nsec"。
<存储器装置200的工作>
接着，对图25所示的存储器装置200的工作例进行说明。
在该存储器装置200的工作中，存在将输入数据Din写入存储器 单元的存储模式、重置(reset)已被写入存储器单元中的数据的重置 模式、和将己被写入存储器单元的数据作为输出数据Dout输出(再现) 的再现模式。以下，按顺序说明这些各个模式的工作。
而且，在以下的说明中，为了便于说明，令存储器单元MC211、 MC212、 MC221、 MC222被初始化为高电阻状态，地址信号ADDRESS 是表示存储器单元MC211的地址的信号。
首先，说明存储器装置200的存储模式的工作例。 控制部203从外部电路接收输入数据Din。然后，控制部203在该 输入数据Din为"1"的情况下，将表示"施加存储电压"的控制信号 CONT输出至位线/板线驱动器207。另一方面，控制部203在该输入 数据Din为"0"的情况下，不输出控制信号CONT。
接着，位线/板线驱动器207当从控制部203接收到表示"施加存 储电压"的控制信号CONT时，向通过列解码器206选择的位线Bl 上施加存储电压VWRITE。此外，位线/板线驱动器207使通过列解码器206选择的板线Pl处于接地状态。
而且，在此情况下，字线驱动器205向通过行解码器204选择的 字线W1施加活性化电压。由此，晶体管T211的漏极和源极之间成为 导通状态。
因此，电压值被设定为"+2V"、且脉冲宽度被设定为"100mec" 作为存储电压VWRITE的脉冲电压(正极性脉冲)被施加在存储器单 元MC211上，由此，存储器单元MC211的电阻值从高电阻状态变为 低电阻状态。另一方面，因为在存储器单元MC221、 MC222上不被施 加正极性脉冲，在与存储器单元MC212串联连接的晶体管T212的栅 极上不被施加活性化电压，所以这些存储器单元MC212、 MC221、 MC222的电阻状态不变化。
这样，能够仅使存储器单元MC211的电阻状态变为低电阻的状态， 由此，在存储器单元MC211中被写入与低电阻状态对应的表示"1" 的l位数据(能够存储l位数据)。
而且，当完成对存储器单元MC211的写入时，将新的地址信号 ADDRESS输入地址缓冲器202，上述存储器装置200的存储模式的工 作相对于存储器单元MC211以外的存储器单元被重复进行。
接着，对存储器装置200的再现模式的工作例进行说明。
控制部203将指示"施加再现电压"的控制信号CONT输出到位 线/板线驱动器207。
接着，当位线/板线驱动器207从控制部203接收到表示"施加再 现电压"的控制信号CONT时，向通过列解码器206选择的位线Bl 施加再现电压VREAD。此外，位线/板线驱动器207使通过列解码器 206选择的板线Pl处于接地状态。
而且，在此情况下，字线驱动器205向通过行解码器204选择的 字线W1施加活性化电压。由此，晶体管T211的漏极和源极之间成为 导通状态。
为此，将电压值被设定为"+0.5V"的作为再现电压VREAD的测 定电压施加在存储器单元MC211,由此，表示与存储器单元MC211 的电阻值相应的电流值的电流通过存储器单元MC211 ，流入板线Pl 。而且，因为在存储器单元MC221、 MC222上不被施加测定电压， 并且与存储器单元MC212串联连接的晶体管T212的栅极上不被施加 活性性化电压，所以在存储器单元MC212、 MC221、 MC222中不流动 上述电流。
接着，位线/板线驱动器207测定流过板线Pl的电流的电流值，将 表示该测定值的信号IREAD输出到控制部203。
接着，控制部203将与由该信号IREAD表示的电流值相应的输出 数据Dout输出到外部。例如，如果是存储器单元MC2U为低电阻状 态时流通的电流的电流值，则控制部203输出表示"1"的输出数据 Dout。
这样，仅使存储器单元MC211中流动反映存储器单元MC211的 电阻值的状态的电流，该电流流出到板线Pl，因此，从存储器单元 MC2U读出1位数据(能够再现1位数据)。
而且，当完成从存储器单元MC211的读出时，将新的地址信号 ADDRESS输入地址缓冲器202，上述存储器装置200的再现模式的丁 作相对于存储器单元MC211以外的存储器单元被重复进行。
接着，说明存储器装置200的重置模式的工作例。
首先，控制部203通过实施上述再现模式的工作取得存储器单元 MC211的电阻值的状态(存储状态)。
接着，在控制部203判定存储器单元MC211存储有表示"1"的 位数据的情况下(在判定存储器单元MC211处于低电阻的状态的情况 下)，将表示"施加重置电压"的控制信号CONT输出到位线/板线驱 动器207。此外，在控制部203判定存储器单元NC211存储有表示"0" 的位数据的情况下(在判定存储器单元MC211处于高电阻的状态的情 况下)，不将上述控制信号CONT输出到位线/板线驱动器207。
接着，位线/板线驱动器207在从控制部203接收到表示"施加重 置电压"的控制信号CONT的情况下，向通过列解码器206选择的位 线Bl施加重置电压VRESET。此外，位线/板线驱动器207使通过列 解码器206选择的板线Pl处于接地状态。
而且，在此情况下，字线驱动器205向通过行解码器204选择的字线W1施加活性化电压。由此，晶体管T211的漏极和源极之间成为 导通状态。
为此，将电压值被设定为"-2V"且脉冲宽度被设定为"100露" 的作为重置电压VRESET的脉冲电压(负极性脉冲)施加在存储器单 元MC211上，由此，存储器单元MC211的电阻值从低电阻的状态变 为高电阻的状态。另一方面，因为在存储器单元MC221、 MC222上不 被施加负极性脉冲，且在与存储器单元MC212串联连接的晶体管T212 的栅极上不被施加活性化电压，所以这些存储器单元MC212、 MC221、 MC222的电阻状态不变化。
这样，能够仅使存储器单元MC211的电阻状态变化为高电阻的状 态，由此，能够重置存储在存储器单元MC211中的表示与低电阻的状 态对应的"1"的1位数据，使得表示与高电阻的状态对应的"0"。
而且，当完成存储器单元MC211的重置时，将新的地址信号 ADDRESS输入地址缓冲器202，上述存储器装置200的重置模式的工 作相对于存储器单元MC211以外的存储器单元被重复进行。
如以上所说明的那样，将第一实施方式中所述的存储元件(A)作 为存储器单元MC211、 MC212、 MC221、 MC222安装在存储器阵列 201中，能够使用该存储器阵列201构成存储器装置200。因此，本实 施方式的存储器装置200能够抑制存储器单元MC211、 MC212、 MC221、 MC222的电阻偏差，结果，能够削减由存储器单元MC211 、 MC212、 MC221、 MC222的电阻值偏差引起的不良率，能够成品率良 好地制造存储器装置200。特别是，根据本实施方式的存储器装置200， 因为能够高精度地制造占有存储器装置200的大半区域且设置有存储 元件(A)的存储器阵列201，所以与现有技术的存储器装置比较，能 够格外地改善成品率，这令人满意。
其中，构成存储元件(A)的电阻变化薄膜不是非结晶结构，而具 有多结晶结构。因此，该存储器装置200与现有的存储器装置比较， 即使长时间使用也能够维持作为存储器阵列的可靠性。 (第四实施方式)
在本实施方式中，作为第三实施方式中所述的存储器装置200的 应用例，对装入有该存储器装置200的第一半导体集成电路
39(Embedded-RAM:嵌入式RAM) 300 (以下，简略为"半导体集成 电路300")的结构和工作进行说明。 <半导体集成电路300的构成>
图26是表示本实施方式的半导体集成电路(Embedded-RAM)的 一个构成例的框图。该半导体集成电路300设置有在第三实施方式(图 25)中所述的存储器装置200和逻辑电路301，其是在1个半导体芯片 上形成的电路。此处，将该存储器装置200用作数据RAM，因为存储 器装置200的结构已经在第三实施方式中详细说明过，所以省略对它 的说明。逻辑电路301是进行规定的运算(例如，声音数据、图像数 据的编码/解码)的电路，在进行运算时，利用存储器装置200。艮口， 逻辑电路301以控制相对于存储器装置200的地址信号ADDRESS和 模式选择信号MODE的方式构成，由此，执行对存储器装置200的数 据的写入/读出。
<半导体集成电路300的工作>
接着，说明图26所示的半导体集成电路300的工作。在该半导体 集成电路300的工作中，存在将规定的数据(位数据)写入存储器装 置200中的写入处理(存储模式)、读出已写入存储器装置200中的数 据的读出处理(再现模式)、和重置已写入存储器装置200中的数据的 重置处理(重置模式)。以下，按顺序说明这些各处理的工作。而且， 在以下的工作中，利用在第三实施方式中说明过的存储器装置200的 "存储模式"、"再现模式"和"重置模式"的各工作，但是这里省略 存储器装置200的详细的工作的说明。
首先，对通过半导体集成电路300对存储器装置200进行的写入 处理进行说明。
逻辑电路301为了将规定的数据(例如，编码的运动图像数据等) 写入存储器装置200中，将表示存储器装置200的"存储模式"的模 式选择信号MODE输出到控制部203。
接着，逻辑电路301为了选择写入该规定的数据的存储器单元， 将地址信号ADDRESS依次输出到存储器装置200的地址缓冲器202 中。由此，在存储器装置200中，依次选择与地址信号ADDRESS相应的存储器单元。
接着，逻辑电路301将该规定的数据1位1位地作为1位数据Din 输出到存储器装置200的控制部203。
接着，在存储器装置200中，进行与在第三实施方式中说明过的 存储模式相同的工作。由此，将该规定的数据1位1位地写入存储器 装置200中。
接着，说明半导体集成电路300对存储器装置200进行的重置处理。
逻辑电路301为了重置存储在存储器装置200中的数据，将表示 存储器装置200的"重置模式"的模式选择信号MODE输出到控制部 203。
接着，逻辑电路301为了选择用于重置存储在存储器装置200中 的数据的存储器单元，将地址信号ADDRESS依次输出到存储器装置 200的地址缓冲器202中。由此，在存储器装置200中，依次选择与地 址信号ADDRESS相应的存储器单元。
接着，在存储器装置200中，进行与在第三实施方式中说明过的 重置模式同样的工作。由此，将存储在存储器装置200中的数据1位1位地重置。
如以上所说明的那样，能够使用在第三实施方式中所述的存储器
装置200构成半导体集成电路300。因此，本实施方式的半导体集成电 路300能够抑制存储器装置200内的存储器单元MC211、 MC212、 MC221、 MC222的电阻偏差，结果，能够削减由存储器单元MC211 、 MC212、 MC221、 MC222的电阻值偏差引起的不良率，能够成品率良 好地制造半导体集成电路400。
而且，根据本实施方式的半导体集成电路300，能够使格外提高了 制造成品率的存储器装置200高速地存储大量的数据，这令人满意。 (第五实施方式)
在本实施方式中，作为在第三实施方式中所述的存储器装置200 的其它应用例，说明装入有存储器装置200的第二半导体集成电路 (reconfigurableLSI:可重新配置的大规模集成电路)400的结构和工 作。
<第二半导体集成电路的结构>
图27是表示本实施方式的半导体集成电路(reconfigurable LSI) 的一个构成例的框图。
该半导体集成电路400设置有在第三实施方式(图25)中说明过 的存储器装置200、处理器401和接口 402，它们形成在l个半导体芯 片上。在此，该存储器装置200被用作程序ROM，存储处理器401的 工作所需的程序，因为存储器装置200的结构已经在第三实施方式中 详细说明过，所以省略对它的说明。处理器401按照存储在存储器装 置200中的程序进行工作，控制存储器装置200和接口 402。而且，经 接口 402将从外部设备(未图示)输入的程序依次输出到存储器装置 200。
<第二半导体集成电路400的工作>
接着，说明图27所示的半导体集成电路(reconfigurableLSI) 400
的工作。在由该半导体集成电路400进行的工作中，存在按照存储的 程序进行工作的程序执行处理(程序执行模式)、和将存储在存储器装 置200中的程序改写成其它的新的程序的程序改写处理(程序改写模 式)。而且，在以下的工作中，虽然利用在第三实施方式中说明过的存储器装置200的"存储模式"、"再现模式"和"重置模式"的各工作，但是在此省略对存储器装置200的详细的工作的说明。[程序执行处理]
首先，说明半导体集成电路400的程序执行处理。
处理器401为了读出存储在存储器装置200中的程序，将表示存
储器装置200的"再现模式"的模式选择信号MODE输出到控制部203。接着，处理器401将表示已写入有所需的程序的存储器单元的地
址信号ADDRESS依次输出到存储器装置200的地址缓冲器202中。
由此，在存储器装置200中，依次选择与地址信号ADDRESS相应的
存储器单元。
接着，在存储器装置200中，进行与在第三实施方式中说明过的再现模式同样的工作。由此，将存储在存储器装置200中的程序作为输出数据Dout 1位1位地读出。
这样，处理器401能够按照读出的程序进行规定的运算。
接着，说明半导体集成电路400的程序改写处理。
处理器401为了消去存储在存储器装置200中的程序(作为改写对象的程序)，将表示存储器装置200的"重置模式"的模式选择信号MODE输出到控制部203。
接着，处理器401将表示存储作为改写对象的程序的存储器单元的位置的地址信号ADDRESS依次输出到存储器装置200的地址缓冲器202中。由此，在存储器装置200中依次选择与地址信号ADDRESS相应的存储器单元。
接着，在存储器装置200中，进行与在第三实施方式中说明过的重置模式同样的工作。由此，存储在存储器单元中的程序被1位1位地重置。
接着，当完成存储器单元的重置工作时，处理器401为了写入新的程序，将表示存储器装置200的"存储模式"的模式选择信号MODE输出到控制部203。
接着，处理器401将表示将要存储新的程序的存储器单元的位置的地址信号ADDRESS依次输出到存储器装置200的地址缓冲器202
43中。由此，在存储器装置200中，依次选择与地址信号ADDRESS相应的存储器单元。
接着，处理器401从外部经接口 402 —位一位地输出到存储器装置200的控制部203。在存储器装置200中，进行与在第三实施方式中说明过的存储模式同样的处理。由此，新的程序被1位1位地存储在存储器装置200中。
这样，因为存储器装置200是能够改写的非易失性存储器，所以能够改写存储的程序的内容。即，能够容易地改变在处理器501中实现的功能。此外，也可以在存储器装置200中存储多个程序，按照读出的程序变更由处理器401实现的功能。
如以上所说明的那样，能够使用在第三实施方式中说明过的存储器装置200构成半导体集成电路400。因此，本实施方式的半导体集成电路400能够抑制存储器装置200内的存储器单元MC211、 MC212、MC221、 MC222的电阻偏差，结果，能够削减由存储器单元MC211 、MC212、 MC221、 MC222的电阻值偏差引起的不良率，能够成品率良好地制造半导体集成电路400。
而且，根据本实施方式的半导体集成电路400，使用格外地提高了制造成品率的存储器装置200，能够以l个处理器(LSI)实现不同的功能(所谓的reconfigurable)，这令人满意。
其中，在上述第三、第四和第五实施方式的说明中，虽然举例表示了存储电压VWRITE的电压值(+2V)和脉冲宽度(100nsec)、以及重置电压VRESET的电压值(-2V)和脉冲宽度(100nsec)，但是为了使存储元件的电阻状态变化，如果能够满足所需的脉冲电压的条件，则也可以使用其它的电压值和脉冲宽度。
此外，在上述第三、第四和第五实施方式中，对利用在第一实施方式中说明过的电阻变化型元件作为"存储元件"的例子进行了说明，但是利用的用途不限定于此。例如，作为在第一实施方式中说明过的存储元件(A)的其它利用方式，能够使用在第一实施方式中说明过的存储元件(A)作为用于决定多个信号的切换的开关元件，用于频率切换的电阻变化元件，用于决定多个信号的混合比率的电阻变化元件，或者，通过与电容组合使用而决定时间常数的时间常数变化元件。图28是表示与第一实施方式中所述的存储元件同样地构成的电阻变化型
元件的其它用途例的框图。图28 (a)是表示使用该电阻变化型元件的频率可变电路的构成的框图，图28 (b)是表示使用该电阻变化型元件的混频电路(mixing circuit)的结构的框图。其中，在图28中，省略对电阻变化型元件102以及与它连接的电源5和开关SWa、 SWb以外的元件的结构和工作的说明。
在图28 (a)和图28 (b)中，在使电阻变化型元件102的电阻值变化的情况下，通过切换开关SWa、 SWb而将电阻变化型元件102与电源5电连接。接着，通过电源5将规定的脉冲电压施加在电阻变化型元件102上。由此，电阻变化型元件102的电阻值发生变化。然后，当使开关SWa、 SWb回到原来的连接状态时，能够容易地改变电阻变化型元件102的电阻值。通过使用这种电阻变化型元件102，能够构成图28 (a)所示的频率可变电路、和图28 (b)所示的改变2个信号的混合比率的混频电路。
根据上述说明，对于本行业的从业者而言，很明显能够知道本发明的诸多改良和其它实施方式。因此，上述说明应该仅解释为例示，其目的是向从业者展示实施本发明的优选实施方式。在不脱离本发明的宗旨的条件下，能够实质地变更其详细的结构和/或功能。
产业上的可利用性
本发明的存储元件因为能够削减由电阻值偏差引起的不良率，能够以高成品率制造，而且能够高速工作，所以例如能够用作非易失性存储器等电阻变化元件。
权利要求
1. 一种存储元件，其特征在于，包括第一电极、第二电极和电阻变化膜，该电阻变化膜以与所述第一电极和所述第二电极连接的方式介于两电极之间，该电阻变化膜的电阻值根据两电极之间的电压而改变，所述电阻变化膜包括由Fe3O4构成的层和由以Fe2O3或MFe2O4表示的尖晶石结构氧化物构成的层，由所述Fe3O4构成的层形成得厚于由所述Fe2O3或所述尖晶石结构氧化物构成的层，其中，M是除Fe以外的金属元素。
2. —种存储元件，其特征在于 设置有存储器阵列，该存储器阵列包括 半导体基板；在所述半导体基板之上相互平行地形成的多条第一电极配线；在所述多条第一电极配线的上方，在与所述半导体基板的主面平 行的面内相互平行且与所述多条第一电极配线立体交叉地形成的多条 第二电极配线；以及与所述多条第一电极配线和所述多条第二电极配线的立体交叉点 对应地设置的非易失性存储元件，所述非易失性存储元件各自包括电阻变化膜，该电阻变化膜位于 所述第一电极配线与所述第二电极配线之间，其电阻值根据所述第一 电极配线和所述第二电极配线之间的电压而改变，所述电阻变化膜包括由Fe304构成的层和由以Fe203或MFe204表 示的尖晶石结构氧化物构成的层，由所述Fe304构成的层形成得厚于由 所述Fe203或所述尖晶石结构氧化物构成的层，其中，M是除Fe以外 的金属元素。
3. 根据权利要求1或权利要求2所述的存储元件，其特征在于 在所述电阻变化膜与所述第一电极的界面附近、和所述电阻变化膜与所述第二电极的界面附近中的至少任一方，形成有由所述Fe203或所述尖晶石结构氧化物构成的层。
4. 根据权利要求1或权利要求2所述的存储元件，其特征在于所述电阻变化膜的厚度为lnm以上200nm以下。
5. 根据权利要求1或权利要求2所述的存储元件，其特征在于 由所述Fe203或所述尖晶石结构氧化物构成的层的厚度在所述电阻变化膜的厚度的20%以下。
6. 根据权利要求1或权利要求2所述的存储元件，其特征在于 所述尖晶石结构氧化物中，M是选自Mn、 Co、 Ni、 Cu禾BZn中的至少1种元素。
7. 根据权利要求1或权利要求2所述的存储元件，其特征在于 所述第一电极和所述第二电极中的至少任一方是使用Ag、 Au、 Pt、Ru、 Ru02、 Ir、 Ir02、 TiO、 TiN、 TiAlN中的任一种材料构成的电极。
8. 根据权利要求1或权利要求2所述的存储元件，其特征在于 通过在所述第一电极和所述第二电极之间施加规定的脉冲电压，与所述电阻值的变化对应地存储1位或多位的数据。
9. 根据权利要求1或权利要求2所述的存储元件，其特征在于 通过在所述第一电极和所述第二电极之间施加规定的电压，对应于与所述电阻值的变化相应的电流值，再现1位或多位数据。
10. —种存储器装置，其特征在于，包括 沿第一方向延伸的多条字线； 与所述字线交叉并沿第二方向延伸的多条位线； 以一对一的方式与所述多条位线对应并沿所述第二方向延伸的多条板线；与所述字线和所述位线之间的交叉点对应地设置的多个晶体管； 以一对一的方式与所述多个晶体管对应的多个存储元件；与所述多条字线连接并对相对于所述字线的电压施加进行控制的 字线驱动部；以及与所述多条位线和所述多条板线连接，并对相对于所述位线和所 述板线的电压施加进行控制的位线/板线驱动部，所述多个晶体管中的一个和对应于所述一个晶体管的所述多个存 储元件中的一个，在所述多条位线中的任一条与对应于所述一条位线 的所述多条板线中的任一条之间被串联连接，所述一个晶体管的栅极与所述多条字线中的任一条连接，并且所 述一个晶体管的漏极和源极在所述一条位线和所述一个存储元件之间被连接，所述一个存储元件具有与所述一个晶体管连接的第一电极、与所 述一条板线连接的第二电极、以及与所述第一电极和所述第二电极连 接的电阻变化膜，所述电阻变化膜包括由Fe304构成的层和由以Fe203或MFe204表 示的尖晶石结构氧化物构成的层，由所述Fe304构成的层形成得厚于由 所述Fe203或所述尖晶石结构氧化物构成的层，其中，M是除Fe以外的金属元素。
11. 根据权利要求IO所述的存储器装置，其特征在于 所述字线驱动部相对于连接在与存储规定的数据的预定的所述存储元件对应的所述晶体管的栅极上的字线，施加用于实现所述晶体管 的漏极和源极间的导通的活性化电压；所述位线/板线驱动部相对于连接在与存储所述规定的数据的预定 的所述存储元件对应的所述晶体管上的位线施加第一脉冲电压，并且 相对于与所述位线对应的板线施加第二脉冲电压。
12. 根据权利要求IO所述的存储器装置，其特征在于 所述字线驱动部相对于连接在与再现预先存储的规定的数据的预定的所述存储元件对应的所述晶体管的栅极上的字线，施加用于实现 所述晶体管的漏极和源极间的导通的活性化电压；所述位线/板线驱动部相对于连接在与再现所述规定的数据的预定4的所述存储元件对应的所述晶体管上的位线施加第一再现电压，并且 相对于与所述位线对应的板线施加第二再现电压。
13. —种半导体集成电路，其特征在于，设置有权利要求10 12中任一项所述的存储器装置；和具有存储模式与 再现模式并进行规定的运算的逻辑电路，其中，所述逻辑电路在所述存储模式下，以使所述存储器装置存储位数 据的方式控制所述存储器装置，在所述再现模式下，以使存储在所述 存储器装置中的位数据再现的方式控制所述存储器装置。
14. 一种半导体集成电路，其特征在于，设置有权利要求10 12中任一项所述的存储器装置；和具有程序执行模 式与程序改写模式的处理器，其中，所述处理器构成为，在所述程序执行模式下执行存储在所述存储 器装置中的程序，在所述程序改写模式下将存储在所述存储器装置中 的程序改写成从外部输入的程序。
全文摘要
本发明提供存储元件、存储器装置和半导体集成电路。存储元件包括第一电极、第二电极和电阻变化膜(2)，该电阻变化膜(2)以与第一电极和第二电极连接的方式介于两电极之间，其电阻值根据两电极之间的电压而改变，电阻变化膜(2)包括由Fe₃O₄构成的层(2a)和由以Fe₂O₃或MFe₂O₄表示的尖晶石结构氧化物构成的层(2b)，由Fe₃O₄构成的层(2a)形成得厚于由上述Fe₂O₃或上述尖晶石结构氧化物构成的层(2b)，其中，M是除Fe以外的金属元素。
文档编号H01L27/10GK101501849SQ20078002888
公开日2009年8月5日 申请日期2007年8月17日 优先权日2006年8月25日
发明者三谷觉, 小佐野浩一, 村冈俊作, 藤井觉 申请人:松下电器产业株式会社