专利名称：包括具有用于产生拉伸及压缩应变的嵌入si/ge材料的nmos及pmos晶体管的半导体器件的制作方法
技术领域：
本发明大体上是关于集成电路的制造，且尤其关于通过使用嵌入 硅/锗(Si/Ge)形成具有应变沟道区(strained channel region)之晶体
管，以便增强晶体管的沟道区中的电荷载子移动率。
背景技术：
制造复杂的集成电路需要提供大量的晶体管组件，这些晶体管组 件用于逻辑电路作为有效的开关，并且代表了用于设计逻辑电路的主 要电路组件。 一般而言，目前施行有多种工艺技术，其中，对于譬如 微处现器、储存芯片等的复杂的电路而言，CMOS技术由于鉴于其操作 速度和/或电力消耗和/或成木效益的优越特性，是田前最冇甜景的方 法。丁-CM0S电路中，互补品体管(complementary transistor)(亦即， P沟道晶体管和N沟道品体管)是ffl来形成电路组件，譬如反向器 (inverter)和其它逻辑闸，以设计高度复杂的电路组件，替如CPU、储 存芯片等。在使用CMOS技术制造复杂的集成电路期间，数百万个晶体 宵(亦即，P沟道品休管和N沟道晶体管)形成在包含结晶半导体层的衬 底上。
场效应晶体管或M0S晶体管(不论是考虑到N沟道晶体管或P沟道 晶体管)包括了所谓的PN结(PN junction),该PN结山设置于漏极和 源极之间具有反向掺杂(inversely doped)沟道区之高度掺杂漏极和源 极的接口所形成。沟道区的导电率(conductivity),亦即，导电沟道 的驱动电流能力，由形成于沟道区附近并以薄绝缘层而与该沟道区分 隔的栅极电极所控制。由于施加适当的控制电压至栅极电极而形成导 电沟道之后，沟道区的导电率系取决于掺杂物(dopant)浓度、主要电 荷载子的移动率、以及(对沟道区朝晶体管的宽度方向作给定的延仲而 言)源极和漏极之问的距离(其亦称之为沟道长度)而定。因此，在施加控制电压至该栅极电极之后，结合了于绝缘层下方快速产生导电沟道
之能力，沟道区之总导电率实质决定了 M0S晶体管效能。因此，沟道 长度的减小，以及与沟道长度减小相关联的沟道电阻率(resistivity) 的减小，使得沟道长度成为用来达成增加集成电路的操作速度的首要 设计准则。
然而，晶体管尺寸的持续縮小涉及了与其关联的许多必须克服的 问题，以便不会过度地抵销了由于稳定地减少M0S晶体管的沟道长度 所获得的优点。例如，于漏极和源极区中需要于垂直方向和横向方向 的高度复杂的掺杂物分布(profile)，以提供结合所希望的沟道可控制 性(channel controllability)的低的片电阻率(sheet resistivity) 和接触电阻率(contact resistivity)。再者，为了维持所需要的沟道 可控制性，亦可将栅极介电材料用于减小后的沟道长度。然而，用于 获得高沟道可控制性的某些机制也可能对在晶体管的沟道区中的电荷 载子移动率具有负面影响，因而部分地抵销了由于减少沟道长度所获 得的优点。
因为关键尺寸(亦即，晶体管的栅极长度)的持续尺寸縮小需要釆 片J及可能新开发高度复杂的工艺技术，以及也可能山于移动率的劣化 而贡献较不明确的效能增益，已建议通过增加于沟道区屮对于给定的 沟道长度的电荷载子移动率而提升品体宵组件的沟道导电率，因而提 供达成可媲美于未来技术节点发展的效能改进的可能性，同时避免或 至少延迟与器件縮放尺寸(device scaling)相关联的许多的工艺调适。 一个用来增加电荷载子移动率的有效机制是修改于沟道区屮的晶格结 构，例如通过于沟道区附近产生拉伸(tensile)或压缩(compressive) 应力以于沟道区屮产生对应的应变，其分别造成电子及电洞的修改移 动率。例如，对于主动硅材料的标准结晶组构在沟道区中产生拉伸应 变(亦即，具有沟道长度对准<110〉方向之(100)表面定向)增加了电 子移动率，其依次可直接转变成对应的导电率增加。另一方面，于沟 道区中的压缩应变可增加电洞移动率，因而提供提升P型晶体管效能 的可能性。将应力或应变工程导入集成电路制造中为对于下一器件世 代极有前景的方法，因为应变硅(strained silicon)可视为"新"类 型的半导体材料，其使得能够制造快速强有力的半导体器件而不需要
6昂贵的半导体材料，同时仍然可使用许多广为接受的制造技术。
因此，已建议引入例如硅/锗层紧邻沟道区以引发压縮应力，该压 縮应力可造成对应之应变。可通过引入应力产生层紧邻沟道区而相当
地提升P沟道晶体管之晶体管效能。为了此目的，应变硅/锗(Si/Ge) 层可形成在晶体管之漏极和源极区中，其中压縮应变之漏极和源极区 于邻近硅沟道区中产生单轴应变(uniaxial strain)。当形成Si/Ge层 时，使PM0S晶体管之漏极和源极区选择性地凹陷，同时NM0S晶体管 被掩模，并且后续地硅/锗层通过外延生长而选择性地形成于PM0S晶 体管中。虽然此技术鉴于PM0S晶体管的效能增益以及因此整个CMOS 的效能增益而提供明显的优点，但是也许必须使用平衡由PM0S晶体管 的效能增益所引起之差异之适当的设计，同时NM0S晶体管可能不能够 有效地贡献于整体器件性能。
本发明是针对可以避免或至少减少以上明示的一个或多个问题之 影响的各种方法和器件。
发明内容
为了提供木发明某些态样的基本了解，下文提出本发明之简化概 述。此概述并非本发明广泛之详尽综论。其无意用来识别本发明之关
键或:虔要组件，或用来描绘本发明之范畴。其唯一目是以简化形式呈 现一些概念作为稍后更详细说明之引言。
一般而言，此处所揭示之本发明标的是针对包含不同类型的主动 区的半导体器件，其中至少于位于接近个别栅极绝缘层的沟道区域处 可通过在该主动区中提供半导体合金而引发不同类型的应变，于例示 实施例中，可根据于不同的主动区中相同的原子物种而形成该半导体
合金。因此，对于不同晶体管类型(譬如N沟道晶体管和P沟道晶体管) 之有效应变引发机制n」'根据嵌入的半导体合金结合硅基材料而完成， 其中单- -类型的半导体合金可足以获得两种类型的品体管个别的效能 增益。结果，增加的整体效能增益，相较于习知方法，可达成在N沟 道和P沟道器件之间效能增益的优越的平衡，其中硅/锗合金用来专门 提升P沟道晶休管的效能。
依照此处所揭示的--个例示实施例， 一种半导体器件包括第一导电率类型的第一晶体管，该第一晶体管包括已在其上方形成有第一栅极电极的第一主动区。该第一主动区包括横向延伸于区界(border)该 第一主动区的隔离结构(isolation structure)之间的实质连续的半导 体合金。第一主动区还包括形成在该第一半导体合金上的半导体材料 的层，其中第一半导体合金在该半导体材料的层中产生第一类型的应 变。该半导体器件还包括第二导电率类型的第二晶体管，该第二晶体 管包括已在其上方形成有第二栅极电极的第二主动区。该第二主动区 包括设于第一部分和第二部分中的第二半导体合金，而该第一部分和 第二部分由该半导体材料所形成的区所分隔，其中该第一和第二部分 在形成于其间的区中产生第二类型的应变。依照此处所揭示的另一个例示实施例， 一种方法包括在半导体器 件的第一主动区和第二主动区中形成半导体合金。再者，在该第二主 动区中选择性地去除半导体合金的一部分以定义形成该半导体合金的 第一部分和第二部分之间的中心区。该方法还包括在该第一主动区的 至少一部分上形成半导体材料的层以及用该半导体材料填充该中心 区。依照此处所揭示的又另一个例示实施例， 一种方法包括形成山在 半导体器件的第一主动区中二个原子物种所定义的第一半导休合金的 层。再者，半导体材料的层是形成在包括该第…半导体合金的层的第 一主动区.卜.。该方法还包括于半导体器件的第二主动区中形成第一和 第二凹部(recess)以便定义于该第二主动区屮半导休材料的中心区。最后，该第一和第二凹部是由该二个原子物种所定义的第二半导体合 金填充。
通过参照以上叙述并结合随附图式可了解木发明，其中相似之组 件符号识别相似之组件，且其中图la至lj示意地显示依照此处所揭示之例示实施例，于根据半 导体合金形成不同应变之主动区之各种制造阶段期间之半导体器件之 剖面图；图2a至2f示意地显示依照例示实施例，于形成不同应变之主动8区之各种制造阶段期间之半导体器件之剖面图，其中上半导体层形成 在一个主动区，而之后半导体材料之中心部分形成在另 一类型之主动区；图3a至3g示意地显示依照又其它例示实施例，在用于形成不同 应变之主动区和个别栅极电极之各种制造阶段期间之半导体器件之剖 面图，其中该栅极电极根据掩模层而形成；以及图4a至4e示意地显示依照另外例示实施例，于形成不同应变之 主动区之各种制造阶段期间之半导体器件之剖面图，其中个别的半导 体合金可于不同的制造阶段形成。虽然此处所揭示之本发明标的可容许作各种之修改和替代形式， 在此系由图式中之范例显示及详细说明本发明之特定实施例。然而， 应暸解到此处特定实施例之说明并不欲用来限制本发明为所揭示之特 定形式，反之，本发明将涵盖所有落于如所附权利要求书内所界定之 本发明之精神和范围内之修改、等效和替代内容。
具体实施方式
以下将说明本发明之各种例示实施例。为求清楚，本说明书并未 说明实际实作之所冇特征。当然，应了解的是，在开发任何此种实际 的实施例吋，必须作出许多与实作相关之决定，以便达到发明者的特 定冃标，譬如符合随着实作的不同而有所变化的与系统相关及与商业 相关之限制条件。此外，应当了解，此种开发工作可能是复杂且耗吋 的，然而，对已从本发明的揭示事项获益的该技术领域屮具有通常知 识者而言，仍将是一种例行工作。现将参考附图来说明本发明内容。各种结构、系统和器件系仅为 了解释之13的而以示意方式绘示于各图式中，以便不会山熟习此项技 术者已熟知之细节模糊了本发明内容。不过，还是包含附图来说明与 解释木发明的例示范例。应以熟悉该项技艺者所认定之意义来了解本 文中的字汇与词。本文前后一致使用的术语以及词汇并无暗示特别的 定义，特别定义系指与熟悉该项技艺者认知之普通惯用的定义所不同 之定义。如果一个术语或词汇具有特别定义，亦即非为熟悉该项技艺 者所了解之意义吋，本说明书将会直接且明确的提供其定义。9一般而言，此处所揭示之发明内容系关于用来根据嵌入之半导体 合金于不同之主动区中产生不同类型之应变之技术，用以个别地提升 不同晶体管类型之晶体管效能。如前面所说明之，硅/锗材料(代表用来于P沟道晶体管中提供应变(strain)之常用的半导体合金)亦可以有 效地用于获得N沟道晶体管之各自应变，使得对P沟道晶体管所发展 之广为接受之工艺技术可有效地用于提升N沟道晶体管中之电荷载子 移动率。因此，于一些例示实施例中，以硅/锗形式之嵌入半导体合金 可用于适当的组构以便引发拉伸应变(tensile strain)(至少于N沟道 晶体管之各自沟道区之上部)，而另一方面，各自的压縮应变 (compressive strain)可产生于P沟道晶体管之沟道区中。于硅/锗之 情况中，可使用广为接受之选择性外延生长工艺技术结合先进的掩模 方式(masking regime)以便提供半导体合金于适当的组构用于引发所 希望类型之应变，同时亦提供与习知工艺技术高度之工艺兼容性。于 此方而，于一些例示实施例屮，半导体合金可形成于共同工艺顺序中 之主动区，而其后，于其中一个主动区中，可执行对应之图案化顺序 以便形成卞导休合金和基础半导休材料之所希望的儿何组构用于获将-于不问之J^动区中各A之引发应变所希望之^异。举例而言，通过于N沟道晶体管之主动区中提供实质连续的硅/锗 合金并于其上形成硅基材料，则可至少于上方半导体材料中引发高度 拉伸应变，由此显著地提升电子移动率。另一方面，于P沟道晶体管 之主动区中之硅/锗合金可约略地图案化并再^5充半导体材料，然后该 半导体材料可经历高皮的j l;縮应变以便提升其屮之电洞移动率。于其 它的工艺方式(process regime)屮，于不同的主动区屮个别的半导体 合金可形成在分开之工艺顺序中，由此提供增加的工艺弹性。于另外 例示实施例中，可将对应之掩模方式用于选择性地使半导体合金四陷 于其中 --个主动区中，其屮对应之掩模方式亦可用来形成个别的栅极电极，由此获得对应之栅极电极与至少-K屮--个.卞动区之半导体材料之下方应变部分高度的对准。根据上述和稍后将更详细说明之工艺方 式，可提供有效的应变引发机制，该工艺方式甚至可结合额外的技术， 譬如受应力覆盖层、受应力侧壁间隔件等，以便甚至更提升整体的器 件效能。应该了解，此处所揭示之本发明内容系在于极有利于结合硅/锗半 导体合金，因为对此材料而言，可使用多种广为接受的选择性外延生 长技术。如稍后将更详细说明之，本文中所揭示之原理亦可应用于任 何类型之半导体合金，譬如硅/碳等，其中于应变中之对应的差异亦可 用相较于可使用硅/锗材料之实施例之任一反向几何组构达成。亦应了 解，除了或替代选择的外延生长技术之外，可使用其它用于形成半导 体合金之工艺(譬如植入)结合此处所揭示之本发明内容，其中也可以 使用实质相同的掩模方式。于此情况，可通过对应之离子植入工艺取 代一个或多个各自的外延生长工艺。例如，可根据离子植入工艺结合复杂的预先非结晶配方(pre-amorphization recipe)和退火技术来有 效地产生硅/碳合金，由此使得硅/碳成为非常具前瞻性之半导体合金 来结合本揭示内容，即使用于此合金之个别外延生长技术于现阶段可 能很难执行于现用的CMOS工艺。参照图la至lj，现将说明个别的实施例，其中譬如硅/锗之特定 类型之半导休合金可用共同的工艺顺序形成于第一和第二主动区中， 其中，于后面的制造阶段屮，臂如硅之卞导休材料可以形成于其中一个主动区上作为实质连续的层，同吋于第二主动K屮，对应于栅极屯 极之而积可以接受半导体材料。图la示意地显示包括衬底101之半导体器件100，该衬底101可 表示任何在其上已形成有半导体层102之适当的载子材料。于一些例 示实施例屮，衬底101可表示绝缘体.卜.覆硅(silicon-on-insulator, S0I)衬底，该S0I衬底可包括任何适当载体材料(譬如硅)且包含埋入 绝缘层(buried insulating layer)(譬如埋入之二氧化硅层(未图标)， 在该二氧化硅层上可以形成该个.导体层102，而于某些实施例中该半导 体层102可山硅材料表示。于其它例示实施例屮，衬底101可表示半 导体基体(bulk)衬底，在该半导体基体衬底上部可形成半导体层102。 就此方面而言，应了解到任何的位置叙述，譬如"在…上方(above)"、 "在…下方(below)"、"横向(lateral)"、"垂直(vertical)"等等， 将理解为可考虑作为参考之相对于衬底101之相关位置信息。就此意 义而言，半导体层102可位于衬底101之"上方(above)",以及可"横 向(lateral)"延伸表示半导体层102延仲平行于衬底101之表面101S。同样地，半导体层102之厚度可表示半导体层102朝实质垂直于表面 101S之方向之延伸。于此制造阶段，半导体器件100可复包括多个隔离结构103,譬如 浅沟槽隔离(shallow trench isolation)等，其可形成于半导体层102 中以便区界并因此界定第一主动区105A和第二主动区105B。就此而 言，主动区将理解为已形成于其中之半导体区，或接受对应地调整导 电率之特定的掺杂物分布。于本发明揭示之内文中，主动区可甚至进 一步理解为已形成于其中或接受掺杂物分布之半导体区，以便于主动 区内之特定面积形成PN接面。例如，图la所例示之实施例中，主动 区105A、 105B可将各自的掺杂物浓度加入其中以便分别提供P型导电 率和N型导电率。举例而言，第一主动区105A可表示用于N沟道晶体 管之主动区，并且因此可已于其中加入P型掺杂物。同样地，于此情 况，第二主动区105B可己于其中加入N型掺杂物以便提供适合用来在 其屮形成P沟道晶体管之N型导电率。而且，于其它例示实施例屮， 可构想其它的组构方式。可根据广为接受之丁艺技术，譬如图案化个别的沟槽而其后再用 适当的介电材料(譬如二諷化硅、氮化硅等)填充该等沟槽，而形成如 阁la中所示之半导体器件100。图lb示意地显示于更进一步的制造阶段之半导体器件100。此处， 器件100暴露于选择性蚀刻环境106用来选择性地从该第--和第二主 动区105A 、 105B去除材料以便提供个别的开口 106A、 106B。可根据 广为接受的配方实施蚀刻工艺106以便选择性地去除关于隔离结构 103之区域105A、 105B之材料。例如，高度选择性蚀刻配方可川于关 于二氧化硅、氮化硅等之硅。可控制蚀刻工艺106而使得可维持卞:导 体层102之至少某些的基木材料。因此，可保持以105表示之对应结 晶模板层(crystalline template layer)以便提供对应的半导体母体 (matrix)用来于后续的工艺步骤中外延生长对应的半导体合金。应了 解到于SOI组构中，可通过埋入绝缘层(未图标)而区界半导休层102 于水平方向，并且隔离结构103可向下延伸至埋入绝缘层中。于此情 况，于暴露埋入绝缘层之前可巾止蚀刻工艺106，同吋，于基体组构中， 因为衬底101之材料亦可作用为对应的模板材料，因此蚀刻工艺106的对应控制可以较不严格要求。于形成个别的开口 106A、 106B后，可执行适当的工艺步骤以便准备模板层105之表面用于后续的外延生长工艺(印itaxial growth process)。例如，广为接受的工艺配方可使用于硅/锗，其中可将沉积之硅/锗材料的外延生长实质限制于模板层105之暴露表面，同时显著地抑制在其它暴露表面部分(譬如隔离结构103)上之显著的材料沉积。
图lc示意地显示于上述选择性外延生长工艺后之半导体器件100。因此，器件100包括于第一和第二主动区105A 、 105B中之半导体合金107，该第一和第二主动区105A、 105B于一个例示实施例中可以包括硅/锗。于一个例示实施例中，半导体合金107可以大致本质半导体材料之形式提供，其中，如同可用于习知的器件者，当各自之主动区被定义时，于主动区105A 、 105B中所需要的掺杂物分布可根据基于对应掩模方式之离子植入工艺而提供。于其它的例示实施例中，半导体合金107可以在原位(in situ)掺杂材料之形式沉积，以便提供适合主动区105A 、 105B之至少其中一者之基本掺杂浓设。其后，可施行对应之校入工艺以便引入足够量之反向掺杂物(counter dopant)至主动区105A 、 105B之另一者，以利于提供所希梨类型之导电率。于一些例示实施例中，半导休合金107可具有改变浓度之原子物种，
性。侈n如，^浓皮可以从底部.至^部;增r由:亦i加s^^相^;^
板层105不匹配之量，而使得于外延生长工艺期问的晶格缺陷之数目可以维持于低水准。然而，于其它的情况屮，依于器件之需求于选择性外延生长工艺期间可以产生任何的乖直浓皮分布。
图ld示意地显示于平坦化(planarization)工艺(例如根据化学机械研磨(chemical mechanical polishing, CMP)工艺所实施)后之半导休器件100，由此有效地去除半导体合佥107之任何过多的材料。再者，可提供实质平坦的农而构形(topography) 107S用于器件100之进一步工艺。
图le示意地显示于更进一歩的制造阶段之半导体器件100。于此阶段，可形成掩模层108以覆盖第二卞动区105B同吋暴露第一主动区105A于蚀刻环境109。于蚀刻工艺109期间，可将第一主动区105A中暴露之半导体合金材料107之一部分去除至特定的深度，可以选择该深度使得其后在后来的制造阶段可以获得譬如硅之半导体材料层之足够厚度，该深度可以形成在半导体合金材料107之凹部107R上。可以根据广为接受的工艺技术而实施蚀刻工艺109，其中可以对掩模层108选择性地去除半导体合金材料107，该掩模层108可包括任何适当的介电材料譬如氮化硅、二氧化硅等。可根据广为接受的技术形成并图案化掩模层108，该等技术例如包含通过化学气相沉积(CVD)沉积适当的掩模材料以及根据阻剂(resist)掩模用于对应地图案化该掩模层108的光微影(photolithography)工艺。
图If示意地显示具有额外掩模层110之半导体器件100，该掩模层110可包括任何适当的材料，譬如氮化硅、二氧化硅等。于一个例示实施例中，掩模层110可包括对掩模层108之材料具有高度蚀刻选择性之材料。例如，当层108可由氮化硅组成吋，掩模层110可提供为二氧化硅材料。其后，可图案化掩敉层108和110以便在第二主动区105B之上定义个別的开口，该开口可根据对应设计之光微影工艺而完成。
图lg示意地显示对应之图案化工艺之后之半导体器件100，而使得对应之开口 110A可暴露第二主动区105B中之半导体合金107之一部分。于一个例示实施例中，开口 110A可实质对应于在稍后制造阶段中第二主动区105B上方将被形成之栅极电极之尺寸和位置。于其它例示实施例屮，开口 110A之尺寸(也就是在图lg中开口 110A之水平方向)可选择为大于对应的栅极长皮以便提供足够的处理裕度(margin)，以便于稍后用来形成个别栅极电极之工艺期间调适对准之不确定性(uncertainty)。于其它情况，开口 110A增加之横向尺寸可于形成个别之栅极绝缘层时提供较高程度之兼容性，然后该栅极绝缘层可延仲超过仍待形成之栅极电极之个别之侧壁，其屮栅极绝缘层之各自的特征(甚至于对应栅极屯极之侧壁处)可被提供而实质无关于平.导体合金107之特征。例如，若根据氧化作用工艺而将形成个别的栅极绝缘层，则甚至在栅极电极之侧麼而积，可以可靠地形成具有高品质之个别的氧化物，如将于稍后作更详细之说明者。
再者，半导休器件100系暴露于蚀刻环境111用来根据开口 110A而去除半导体合金107之一部分，由此于后续工艺步骤中于可接受半 导体材料之第二主动区105B中定义中心区107B。于一些例示实施例 中，控制蚀刻工艺111使得对应之开口可向下形成至模板层105，同时， 于其它的实施例中，所得开口之深度较不严格要求，因为半导体合金 107之任何剩余的材料相较于模板材料105可具有实质相同的晶格间 隔(lattice spacing)，由此提供关于相较于模板层105之结晶间隔具 有实质相同结晶特性之结晶模板。
图lh示意地显示于更进一步的制造阶段之半导体器件100。此处， 开口 107B形成在半导体合金107中以界定各自的中心区。再者，可去 除掩模层110以暴露第一主动区105A。为此目的，可执行对应之选择 性蚀刻工艺，其中掩模层110之材料相关于层108和相关于模板层105 之材料可被选择性地去除。例如，对于二氧化硅、氮化硅和硅之个别 选择性之蚀刻配方，于此技术中已广为接受。再者，器件100可经受 选择性外延生长工艺112，以便用譬如硅之半导体材料再填充开口 107B,同时于第一主动区105A中具有减少厚度(如107R所表示)之半 导体合金之上亦生长各自之半导休材料。于选择性外延生长工艺112 期间，结晶半导休合金107R可用作为模板，其中，取决于下方模板层 105之间之晶格不匹配的程度，可沉积敁新沉积之半导体材料(替如 硅)，以便实质地呈现由材料107R所给予的结晶组构，由此赋予某种 程度之应变于最新生长的半导体材料。例如，当半导体合金107R实质 由硅/锗组成吋(该硅/锗生长在模板层105上，亦即，于实质未扭曲 (undistorted)的硅材料上)，半导体合金相较于其自然的晶格间距可 具冇稍微减少的晶格问距。闵此，半导体合金107R可能有扩张之倾向， 并可能因此将对应之应力转移至最新生长之半导体材料，该新近生长 之材料可能因此接受某种程度之拉伸应变，如此惜况也许冇利于增加 电子移动率于对应的生长半导体层。另一方面，在开口107B内渐增生 长之半导体材料可能由于模板材料105和适度应变之半导体合金107 而呈现压缩应变之结晶组构。因此，于开口 107B内新近生长之半导体 材料中，对于上述特定情况可获得增加的电洞移动率。于其它情况， 当半导体合金107R、 107可代表相较于硅之自然晶格间距具有较小之 自然晶格间距之材料组成时，引发之应变可能有反向的组构，也就是说，于第一主动区105A中之半导体材料可以接受压縮应变，同时区 107B可用拉伸应变再生长。例如，硅/碳可用于此种情况。
图li示意地显示于更进一步的制造阶段之半导体器件100。如图 中所示，半导体材料113A之层形成在半导体合金107R上而对应的半 导体材料113B形成在中心区107B内，该中心区107B现在亦称为区 113B。再者，可去除掩模层108并且所得之表面构形可能已经过平坦 化(例如，根据CMP工艺)。于对应之平坦化和去除掩模层108期间， 亦可有效地去除于先前执行外延生长工艺112期间产生之任何多余的 材料。其后，可执行任何所需之工艺步骤，例如，关于在主动区105A、 105B内建立所希望之垂直掺杂物分布，其中可利用个别的掩模方式， 如也典型地使用于习知之工艺方式者。如此一来，可提供以层113A之 形式呈现之硅基半导体材料和以材料ll犯之形式(至少于中心区)呈现 之第二主动区105B用于进一步之工艺，由此提供与习知CMOS方式高 度的兼容性。结果，可应用包含根据氧化作用和/或沉积而制造所希望 之栅极绝缘层之广为接受之栅极图案化工艺。
图lj示意地显示于更进一步的制造阶段之半导体器件100。如阁 中所示，第一品体管120A形成于第一主动区105A中和之上，同时第 二晶体管120B形成于笫二主动区105B屮和之上。品休管120A、 120B 为不同类型的导电率，并可分别农示N沟道晶体管和P沟道晶体管， 同时半导体合金107R和107于个别的主动面积中提供应变以便分别提 升电子移动率和电洞移动率。第一和第二晶体管120A、 120B可包括形 成在个别沟道区125之上的栅极电极]21，具有i乜性绝缘该栅极电极 121与该沟道区125之对应的栅极电极层122。再者，取决于工艺需求 可提供适当的侧壁问隔件123，以及可在主动区105A、 105B内定义个 别的漏极和源极区124。如前而之说明，形成晶体管120A、 120B之制 造顺序可根据习知的CMOS工艺，冈为，尤其是形成栅极绝缘层122和 栅极电极121可根据广为接受之配方实施。其后，可根据适当的植入 顺序而形成漏极和源极区124，可能结合侧壁间隔件123之各自的中间 制造阶段以便获得所需要之横向和垂直掺杂物分布。应了解到可考虑 主动区105A、 105B之修改组构，当设计个别的植入工艺时用来获得所 希望的掺杂物分布。其后，可执行任何进一步之工艺，例如，若需要的话可提供金属
硅化物区(未显示)于漏极和源极区124和栅极电极121中。由于半导 体层113A，如于习知器件之对应的工艺顺序可使用于晶体管120A，同 时对于晶体管120B可应用广为接受之工艺技术，这些技术在半导体合 金107R和107可由硅和锗组成时，根据嵌入之硅/锗材而料用于CMOS 提升。甚至对于其它的半导体合金，例如相较于锗具有较大之共价半 径(covalent radius)或相较于硅有减少之共价半径之原子物种，因为， 即使对于第二晶体管120B而言，可仍根据广为接受之工艺条件形成个 别的栅极绝缘层，故仍可维持高度的工艺兼容性。因此，根据单一类 型之半导体合金同时不会不适当地造成工艺复杂性，则可达成对于第 一和第二晶体管120A、 120B之个别的晶体管效能增益。
参照图2a至2f，现将说明另一例示实施列，其中由于相较于沉积 半导体材料于第二晶体管之中心区域是分开地沉积半导体材料于第一
晶体管，故可达成增加的弹性程皮。
图2a示意地显示包括衬底201之半导体器件200，该衬底201具 有形成于其上之半导体层202，半导体层202中设有个别的隔离结构 203用来界定第一主动区205A和第二主动区205B。第一和第二.t:动区 205A、 205B可包括半导休合金207，该半导体合金207在某些实施例 屮可形成于代农半导休层202之结晶材料之各自的模板层205上。关 于目前所述之半导体器件200之组件，实质上可应用前面参照半导体 器件100说叨之相同的准则。闵此，此处可省略这些组件之更详细说 明。再者，掩模层208可形成于第一和第二主动区205A、 205B之上， 其中掩模层208可暴露在该第一主动区205A中之该半导体合金207， 同时覆盖该第二主动区205B屮之合金207。
如图2a中所示之形成半导体器件200之典型工艺流程可包括如参 照图la至ld中所示器件100之相似的工艺。关于提供半导体合金207， 亦应注意可选择任何适合的材料组成物以便于该第-一和第二主动区 205A、 205B内获得所希望的应变特性。因此，可使用任何适合的选择 性外延生长方式用来形成适当的半导体合金，替如硅/锗、硅/碳等。 于其它的例示实施例中，可根据离子植入形成半导体合金207，其中半 导体层202可暴露于非晶化校入(amorphization implantation)(例如根据硅)，以便实质地非晶化该对应的半导体材料(譬如硅)至大致对应
于模板层205的高度位置的深度。其后，譬如碳之适当原子物种可通 过具适当剂量和能量之离子植入而引入，以便提供适度的高浓度于该 第一和第二主动区205A、 205B中。因为可根据用来提供所希望植入物 种之横向掺杂分布之阻剂(resist)掩模而实施离子植入，因此可容易 产生不同之浓度和浓度梯度于第一和第二主动区205A、 205B中。于个 别引入原子物种用来修改晶格结构后，其中对应的植入顺序亦可包括 个别加入的适当掺杂物物种，该半导体器件200可以经历退火工艺用 来再结晶包含原子物种之实质非晶化部分以便获得半导体合金207如 图2a中所示。其后，可根据广为接受之技术形成掩模层208。
图2b示意地显示于蚀刻工艺206期间之半导体器件200，用来选 择性地去除于第一主动区205A中半导体合金207之一部分，称之为 207R。
图2c示意地显示于选择性外延生长工艺212A期间之半导体器件 200，其中所希望数量之半导体材料可生长于半导体合金207」:。如前 而的说明，取决于半导体合金207 R之特性，可引发对应的应变于新 近生长的半导体材料213A屮。当用于层213A之额外的材料可被视为 适合用于器件200之进一歩的工艺吋，可控制生长工艺212A以便得到 对应的过量厚设，如由虚线所示。例如，可根据选择性蚀刻工艺和/或 CMP工艺而去除掩模层208，其中层213A之过量材料可提供于这些工 艺顺序期问提升的层完善性(integrity)。
图2d示意地显示于进一歩制造阶段之半导体器件200，其中提供 另一掩模层210，例如以氮化硅等的形式，该掩模层210可界定于第二 主动区205B中之中心区或开口 207B，同时第一主动区205A由掩模层 210所覆盖。再者，器件系暴露于蚀刻环境211，以便去除于中心区207B 中之半导体合金207之一部分，该部分可实质对应于对应之栅极电极 于稍后制造阶段中将必须形成之位置。
图2e示意地显示于选择性外延生长工艺期间之半导体器件200， JW来使用譬如硅之适当的半导体材料213B再填充中心区207B，该半导 体材料213B可作用为沟道材料并且可取决于周围的半导体合金207之 特性而接受对应类型之应变。其后，可报据任何适当的工艺技术，譬如选择性蚀刻、CMP等去除掩模层210，同时可获得实质平坦的表面构 形。结果，于工艺顺序后，可暴露并获得半导体层213A，连同平坦化 和暴露的半导体材料213B,用于进一步之工艺，由此提供与习知工艺 技术在形成栅极绝缘材料和各自之栅极电极上之高度的工艺兼容性。
图2f示意地显示于更进一步制造阶段之半导体器件200，其中个 别第一和第二晶体管之栅极电极221形成在各自的栅极绝缘层222上， 该等栅极绝缘层222分隔对应的栅极电极221与个别的沟道区225。如 前面所解释的，取决于在第一和第二主动区205A、 205B中之半导体合 金207之类型，个别的沟道区225可具有用于第一和第二主动区205A、 205B之不同类型的应变。
结果，通过形成半导体材料213A和于分开的外延生长工艺中之中 心区213B中，可提供增强的弹性程度，因为可特定选择个别之生长参 数以便获得所希望之工艺结果。例如，可生长半导体材料213B以便包 含特定的掺杂物物种用于调适特定的品体管特性。因为个别的沉积工 艺212A、 212B彼此互不影响，故可个别地调整所希望对应量之过量材 料，由此亦减少用来去除任何过量材料和平坦化农面构形之后续工艺 步骤的复杂性。
参照阁3a至3g，现将详细说明另外例示实施列，其中可根据单--类型之半导体合金而产生不同类型之应变，其中可达成栅极电极对个 别先前生长的半导体材料之额外增加的对准准确度。
图3a示意地显示包括衬底301之半导休器件300，该衬底301具 有形成于其上之半导体层302，该半导体层302中设有个别的隔离结构 303用来界定第一主动区305A和第二主动区305B。再者，个别之半导 体合金307可形成于可表示半导体层302之剩余材料之各自的模板层 305上。关于目前所述之组件，实质上可应用前面参照半导体器件100 和200说明之相同的准则。因此，半导体合佥307可包括用来形成半 导体合金之任何适当的物种，该物种结合半导体层302之硅基材料可 呈现所希望可用来产生不同类型之应变之晶格不匹配，如前所述者。 于某些例示实施例中，可根据前面说明之选择性蚀刻技术和外延生长 工艺而形成半导体合金307。于其它的惜况，可根据如参照图2a说明 之植入和退火顺序而形成合金307。图3b示意地显示已在其上形成掩模层308之半导体器件300，该 掩模层308可包括任何适当的材料(譬如氮化硅、二氧化硅、或他们的 任何组合)。掩模层308可具有适当的厚度308T，该厚度308T可大于 或至少等于仍待形成在该第一和第二主动区305A 、 305B之上之栅极 电极所希望之设计高度。于此制造阶段，掩模层308可包括个别的开 口 308B用来暴露在第二主动区305B中之半导体合金307之中心区。 关于如所示之用来形成掩模层308之制造顺序，可使用任何适合的广 为接受之技术，包含例如，沉积譬如氮化硅之适当的材料，接着由对 应之光微影工艺根据适合的掩模来图案化层308。
图3c示意地显示于用来去除半导体合金307之一部分之蚀刻工艺 311期间之半导体器件300，由此界定于主动区305B中之中心区。蚀 刻工艺311可设计为高度选择性蚀刻工艺，其中可以相对于烛刻掩模 308之材料和选择性地对隔离结构303之材料而选择性地去除半导体 合金307之材料，以便避免于隔离区屮过度的材料去除，于该隔离区 屮将形成栅极电极，然而在隔离材料中之各自的沟槽可能是不希望的。 例如，可使用相对于铽化硅、二氧化硅和许多其它介电材料对于硅基 材料之高度选择性蚀刻配方。
图3d示意地显示于选择性外延生长工艺312B期间用对应之半导 体材料313B来再填充中心区307B之半导体器件300。亦于此估况屮， 高度选择性之沉积工艺312B可有利地于开口 307内提供高沉积速率， 同时实质地抑制于隔离结构303之区域中任何沉积之半导体材料，该 隔离结构303可由开口 308B暴露。然而，通过后续不会过度影响半导 体材料313B之短蚀刻工艺可补偿在这些区域之任何少量的半导体沉 积，可提供该半导体材料313B任何所希望程度之过量材料，同时，另 一方面，可从介电质表面去除任何不希望之半导体材料。如前面所说 明之，可对于第二主动区305B屮之晶体哲'特性而特别设计生长工艺 312B，并且因此若需要的话可包含于材料313B中之特定垂直掺杂物分 布之沉积。再者，可控制工艺312以便限制材料313B之高皮。
图3e示意地显示于更进一步制造阶段之半导体器件300。此处， 可在掩模层308上提供另一掩模层311，以便填充开口 308B并暴露第 一主动区305A之中心部分。例如，掩模层311可以任何适当材料之形式提供，譬如聚合物材料(polymer material)、光阻材料(photo resist material)等，该等材料可根据广为接受之光微影技术来图案化。其后， 可根据掩模层311图案化掩模层308，以便形成个别的开口 308A以暴 露于第一主动区305A中之半导体合金307。其后，可去除掩模层311 并可制备第一和第二主动区305A 、 305B之对应暴露部分用于后续选 择的外延生长工艺，其中可沉积所希望数量之半导体材料，该半导体 材料可生长在第一主动区305A中之半导体器件半导体合金307上，同 时于第二主动区305B中，材料31犯可作用为结晶模板。通过形成各 自之半导体材料，器件300之进一步工艺可基于广为接受之技术，例 如可利用所希望之硅基表面用于制造特定的栅极电极材料。
图3f示意地显示于上述工艺顺序后之半导体器件300。因此，半 导体层313A形成在半导体合金307之上，同时于第二主动区305B中 材料313B之高度相应地增加。再者，个别的栅极绝缘层322可形成在 个别的半导体材料313A、 313B上。例如，可根据依照广为接受之工艺 技术之氧化作用工艺来形成栅极绝缘层322。再者，如前面之说明，由 于存在之半导休合金307，半导体层313A可在其中呈现所希望之应变 类型，同吋由于亊实上材料313B被半导休合金307包覆因此材料313B 可呈现不同类型之应变。
图3g示意地显示T更进一歩制造阶段之半导体器件300。如图中 所示，器件300经历沉积工艺314用来填充适当的栅极电极材料于开 口 308A、 308B中，由此形成个别的栅极电极321。结果，形成在第二 主动区305B之.l:之栅极电极321被"向行对准(self-aligned)"于包 含半导体材料313B之对应的巾心区。于一些实施例屮，沉积工艺314 可设计为适度选择性之沉积工艺，其屮于个别栅极绝缘层322之介电 材料以及隔离结构303之暴露部分之材料之沉积速率，相较于在掩模 层308上之沉积速率可能更为显著。于其它例示实施例屮，可执行任 何表现高问隙填充能力之适当的沉积工艺，其屮可根据CMP等去除任 何过量的材料。例如，低压力CVD工艺可用来沉积多晶硅于开口 308A、 308B内，其中可通过CMP去除过量材料，其巾掩模层308亦可用作为 有效的CMP终止层。其后，可通过选择性蚀刻工艺而去除掩投层308， 例如基于热磷酸等，以便暴露栅极电极321。接着，可通过形成个别的间隔件组件和加入所希望之掺杂物物种于个别的主动区305A、 305B中 而继续进一步之工艺。
图3h示意地显示依照进一步例示实施例之半导体器件300，其中 在沉积栅极电极材料之前可先形成个别的侧壁间隔件315于开口 308A、 308B内。可从相对于掩模层308之材料具有高度蚀刻选择性之 材料形成侧壁间隔件315，由此于去除掩模层308期间提供栅极电极材 料之提升的完善性。对于此目的，譬如二氧化硅之适当材料可以保形 地(conformally)沉积并且可以后续地以非等向性蚀刻 (anisotropically etched),由此从水平部分去除材料同时维持侧壁 间隔件315。其后，可执行任何清洗工艺，并且后续地该器件300可经 历形成栅极绝缘层322之制造顺序，其可包括如前面说明之氧化作用 工艺和/或沉积工艺。其后，可执行沉积工艺314以便获得栅极电极 321。可用任何适当的厚度形成间隔件315以便定义栅极电极321之最 后所希望之栅极长度。于此方式，可根据沉积工艺而最终地调整栅极 长度，而非根据前面用来图案化开口 308A、 308B的光微影工艺。
又于其它例示实施例中，图案化个别的开口 308A、 308B(图3b、 3e)亦可包括一个或多个间隔件形成工艺以便放松施加于相关光微影 工艺之任何限制，由此使得能够显著地改进所涉及之图案化工艺之整 体解晰度。例如，可于第一阶段根据光微影形成开口 308B(图3b)，接 希通过实施一个或多个沉积和非等向性蚀刻工艺以便获得最终所希望 之对应开口 308B之宽度。结果，可根据沉积工艺实质决定鼓终获得的 栅极长度，由此扩展栅极阁案化工艺之能力。相似情况，也许5j'根据 一个或多个沉积和非等向性蚀刻工艺形成开口 308A。结果，除了用于 对准该栅极电极321相关于该半导体材料313B之高度自行对准工艺技 术之外，尚可通过使用保形沉积技术结合非等向性蚀刻工艺而提升用 于该栅极电极之对应之图案化工艺。
于形成问隔件315并用栅极电极材料填充开口 308A、 308B之后， 以及于任何去除过景材料和、1,坦化表而构形之工艺之后，可以可靠地 去除掩模层308，其中通过间隔件315而可靠地保护栅极电极321之侧 壁以便减少其任何的材料蚀刻。如果希望的话，可以减少半导体合金 307与个别半导体材料313A和313B之问之高度差或通过施行额外的选择性外延生长工艺而补偿或过度补偿，由此提供大致连续的半导体材
料于第一和第二主动区305A、 305B中。其后，可继续如上述之进一步 的工艺。
结果，参考图la至3h所说明之例示实施例可以根据单一类型之 半导体合金提供有效的应变引发机制用于P沟道晶体管和N沟道晶体 管，同吋仍维持用来形成栅极电极之高度的工艺兼容性，其中，于某 些情况，甚至可达成关于所希望之栅极长度之提升的图案化能力。
参照图4a至4c，现将详细说明另外例示实施列，其中可于一个主 动区形成实质连续的半导体合金，同时，于另一个主动区，可使用广 为接受之工艺顺序用来形成嵌入之半导体合金，譬如硅/锗。
图4a示意地显示半导体器件400，该半导体器件400可包括具有 半导体层402形成于其上之衬底401，个别之隔离结构403可界定第一 主动区405A和第二主动区405B于该半导体层402中。关于目前所述 之组件，实质上可应用前面参照半导休器件100、 200和300说明之相 同的准则。再者，器件400可包括根据模板层405形成于第一主动区 405A屮之半导体合金407。于一个例示实施例中，半导休合金407可 l:lj硅/锗组成，同时，于另一个实施例屮，可使用如前而所述之其它的 适当材料。可根据对应之掩桢层犯8而形成半导体合金407，该掩投层 408可用来选择性地凹入第一主动区405A并接续着根据选择性外延生 长工艺通过半导体合金填充该区405A。因为半导体合金407可个别地 提供于第一主动区405A中，因此相关于浓度分布之对应之组成物、掺 杂物内容等可特别设计以便于第主动区405A中获得所希望之晶体管 特性。举例而言，可于半导体合金407中提供某数量之摻杂物浓度， 其中当需要时通过器件需求该掺杂物浓度可随着高度而改变。同样惜 况，譬如锗含量之原子物种垂直浓度可依据器件需求而调适以便获得 所希望之应变分布。于选择性外延生长工艺或用来形成半导体合金407 之任何其它工艺(例如如前而说明之离子桢入工艺)之后，可去除掩模 层408，并且若需要的话可平坦化所得到的表面构形。
图仆示意地显示于选择性外延生长工艺412期间用来于第一和第 二主动区405A、 405B上形成半导体层413A和41、3B之半导体器件400。 于一些例示实施例中，在沉积工艺412之前，于主动区405A、 405B中之材料可选择性地凹入以便在沉积工艺412之后提供实质平坦的表面 构形。于其它的例示实施例中，若希望的话可通过沉积任何适当的介 电材料(譬如氮化硅、二氧化硅等)，并去除任何过量的材料而平坦化 如图4b中所示之器件400之表面构形，由此可靠地暴露层413A、 41犯 同时亦获得平坦的表面构形。
图4c示意地显示更进一步制造阶段之半导体器件400。如图中所 示，个别的栅极电极421形成在个别主动区405A、 405B之上之对应之 栅极绝缘层422，其中可通过个别的间隔件415和适当的盖层416而包 覆于第二主动区405B中之栅极电极421。另一方面，可由掩模层411 完全覆盖第一主动区405A。
可根据下列工艺而形成如图4c中所示之半导体器件400。根据半 导体层413A和413B,栅极电极421和栅极绝缘层422可根据广为接受 之CMOS技术而形成，其中层413A和41犯提供高度的工艺兼容性。再 者，于图案化栅极电极421期间，亦可形成个别的盖层416，并且其后 可根据广为接受之技术而形成侧壁间隔件415。其次，可形成掩模层 411并可根据广为接受之光微影技术来图案化。
图4d示意地显示于蚀刻工艺417期间之半导体器件400，用来建 立用由侧壁间隔件415所界定的对应偏移邻接栅极电极421之个别的 凹部417A、 417B。其后，可制备器件400川来选择性地外延沉积半导 体合金以便于第二主动区40513之剩余部份引发所希望类型之应变。于 一些例示实施例屮，实质相同的半导体合金可沉积于卩n部417A、 417B， 提供作为于第一主动区405A屮之材料407。例如，用于硅/锗之个别选 择性外延生长技术于此技术方而已广为接受，并且可用来在填充凹部 417A、 417B。于对应材料沉积期间，任何适当的锗含量和掺杂物浓度 当由器件特性需求吋可予并合。因此，即使相同类型之半导体合金可 用于第一和第二主动区405A、 405B,而仍能个别地调适对应之特性。 因此，可达成于第一和第二主动区405A、 405B中适当地设计应变特性 之高度弹性。于其它的例示实施例中，依于全部器件需求甚至可使用 不同类型之半导体合金。
图4e示意地显示更进一歩制造阶段之半导体器件400。于此，个 别的半导体合金407C形成于个别的凹部407A、 407B中，其屮，取决于器件需求，可对半导体材料413B之中心部分提供某程度的凹部高度。 再者，可去除掩模层411以及侧壁间隔件415和盖层416。对于此目的， 可以使用高度选择性蚀刻配方，该配方于此技术方面己广为接受。根 据图4e中所示之器件配置，可根据广为接受之策略，亦即，个别的漏 极和源极区可定义于第一和第二主动区405A、 405B中而继续进一步之 工艺，以便于其中完成晶体管结构。
结果，此处所揭示之本发明标的提供一种根据嵌入之半导体合金 材料用来个别地提升N沟道晶体管和P沟道晶体管之晶体管效能之技 术，该嵌入之半导体合金材料至少于个别沟道区之部分提供所希望类 型之应变。于一些例示实施例中，可使用单一类型之半导体合金结合 硅基架构，其中，考虑无关是否SOI基体组构，实质连续的半导体合 金可形成于其中一个主动区中，例如通过于对应之隔离结构之间提供 个别的半导体合金，并且形成初始半导体材料之个别的盖层(capping layer),山此提供与习知方法之高度的工艺效容性。于其它主动区中， 可适当地图案化半导体合金以便于主动区之中心部份填充硅基材料， 由此于其中产生不同类型的应变同吋至少在该主动区之中心部份仍提 供与习知栅极图案化和栅极介电形成工艺為'皮的工艺兼容性。结果， 可获得提升之整体器件效能而不会过度地添增工艺复杂性。于一个例 示实施例中，半导体合金由硅/锗组成，其中提供实质连续的硅/锗合 金，结合基于硅之覆盖之半导体层，可提供对于N沟道晶体管之效能 增益，同时于P沟道晶体管之主动区中之图案化硅/锗合金可提供其中 提升之电洞移动率。于其它例示实施例中，可使用较硅具有较小自然 晶格常数之半导体合金，由此引发相较于硅/锗合金相反的应变特性。 于一些例示实施例屮，于第一和第二主动区中形成的半导体合金可施 行于共同的工艺顺序，由此提供减少之工艺复杂性，同时，于其它的 例示实施例中，可通过分离地提供于不同晶体贷类型之个别的半导体 合金而达成于设计关于其屮掺杂物浓度、合金类型、浓度梯度 (concentration gradient)之个别特性之提升之复杂性。对于此目的， 于--些例示实施例中，可使用冇效的外延生长技术结合选择性蚀刻歩 骤用来接受一个或多个主动区于共同工艺，并接续宥用适当的半导体 合金再填充凹部。又于其它例示实施例中，可根据离子植入工艺而形成半导体合金，其中可使用适当的预先非晶化作用结合先进的退火技 术于结合入所希望的原子物种之后用于再结晶主动区来形成半导体合
金。对于此目的，可使用大致相同之掩模方式如前面关于图la至4e 之说明，然而，其中取代选择性地使主动区凹陷并再填充该凹部，可 使用对应之掩模于植入工艺而不要求选择性地去除主动区之材料。再 者，于此情况，可以光阻掩模之形式提供对应之掩模层，由此帮助减 少工艺复杂性。
以上所揭示之特定实施例仅作例示用，因为对于熟悉该技术领域 者而言，藉助此处之教示而能以不同但等效之方式修改及实施本发明 是显而易见的。例如，以上所提出之工艺步骤可以不同顺序执行。再 者，在此所示之架构或设计细节并非意欲限制，除了以下附加的权利 要求书所叙述者之外。因此，很明显的是，可在本发明之精神和范畴 内改变或修改以上所揭示之特定实施例及所思及之所有此等变化。由 此，本发明所要求保护者系如附加的权利要求书所提出者。
权利要求
1、一种半导体器件(100，200，300，400)，包括第一导电率类型的第一晶体管(120A)，该第一晶体管(120A)包括已在其上方形成有第一栅极电极(121，221，321，421)的第一主动区(105A，205A，305A，405A)，该第一主动区(105A，205A，305A，405A)包括横向延伸于区界该第一主动区(105A，205A，305A，405A)的隔离结构(103，203，303，403)之间的实质连续的第一半导体合金(107，207，307，407)，该第一主动区(105A，205A，305A，405A)还包括形成于该第一半导体合金(107，207，307，407)上的半导体材料(113A，213A，313A，413A)的层，该第一半导体合金(107，207，307，407)在该半导体材料(113A，213A，313A，413A)的层中产生第一类型的应变；以及第二导电率类型的第二晶体管(120B)，该第二晶体管(120B)包括已在其上方形成有第二栅极电极(121，221，321，421)的第二主动区(105B，205B，305B，405B)，该第二主动区(105B，205B，305B，405B)包括设于第一部分和第二部分中的第二半导体合金(107，207，307，407C)，该第一和第二部分由该半导体材料(113B，213B，313B，413B)所形成的区所分隔并且在该区(105B，205B，305B，405B)中产生第二类型的应变，该第二类型的应变相反于该第一类型的应变。
2、 如权利耍求1所述的半导体器件(100， 200， 300， 400)，其中，该第一半导体合金(107， 207， 307， 407)和第二半导休合金(107，207， 307， 407C)是由实质相同的半导体合金材料组成。
3、 如权利耍求2所述的半导体器件(100， 200， 300， 400)，其中，该半导体合金材料是山硅/锗或硅/碳组成。
4、 一种方法，包括在半导体器件(100， 200， 300)的第一主动区(105A， 205A, 305A)和第—.:主动区(105B, 205B， 305B)屮形成半导体合金(107， 207，307);在该第二主动区(105B, 205B, 305B)中选择性地去除该半导体 合金(107， 207， 307)的一部分以定义形成于该半导体合金(107， 207， 307)的第一部分和第二部分之间的中心区C107B， 207B, 307B);在该第一主动区U05A， 205A, 305A)的至少一部分上形成半导 体材料(113A， 213A， 313A)的层；以及用该半导体材料(113B， 213B, 313B)填充该中心区(107B， 207B， 307B)。
5、 如权利要求4所述的方法，还包括在该第一主动区(105A， 205A, 305A)上方形成第一栅极电极(121,221，321)和在该第二主动区(105B， 205B， 305B)上方形成第二栅极电极(121， 221， 321)，该第二栅极 电极(121， 221， 321)位于该中心区(107B, 207B, 307B)上方。
6、 如权利要求4所述的方法，其中，在该第一主动区(105A， 205A， 305A)上形成该半导体材料(113A， 213A, 313A)的层包括使其中已 加入该半导体合金(107， 207， 307)的该第一主动区(105A， 205A, 305A)凹陷。
7、 如权利要求4所述的方法，其中，形成该半导体材料(113A， 213A, 313A)的层是根据第-掩模层(208， 308)而执行，以及填充 该中心区(■， 207B， 307B)是报据第二掩投层(210， 311)而执 行。
8、 如权利耍求7所述的方法，其中，通过提供具冇在该第一主动 区(305A)上方的第一开口 (308A)和在该中心区(307B)上方的第 二开口 (308B)的掩模层(308)，并用栅极电极材料(321)填充该第 一和第二开口 (308A， 308B)，来形成该第一和第二栅极Hi极(121， 221， 321)。
9、 如权利要求8所述的方法，还包括通过该第二开口 (308B)来定义该中心区(307B)。
10、 如权利要求9所述的方法，还包括根据覆盖该第二开口 (308B)的第二掩模材料(311)在该掩模层(308)中形成该第一开口 (308A)。
11、 如权利要求10所述的方法，还包括通过该第二开口 (308B)利用该半导体材料(313B)填充该中心区(307B);以及在该第一主动区(305A)上方形成该半导体材料(313A)的层；以及在该第二主动区(305B)上方形成该半导体材料(313B)的另一层。
12、 一种方法，包括形成山在半导体器件(400)的第一主动区(405A)中的二个原子物种所定义的第-卞导体合金(407)的层；在包括该第一半导体合金(407)的层的该第一.t动区(405A).卜.形成半导体材料(413A)的JS;在该个.3体器件(400)的第二主动区(405B)屮形成第.-和第二四部(417A， 417B),以便定义该第二主动区(405B)中的半导体材料(401)的屮心区；以及用山该二个原子物种所定义的第二半导体合金(407C)填充该第一和第二凹部(417A， 417B)。
13、 如权利要求18所述的方法，其中，该半导体材料(413B)的层是形成在该第二主动区(405B)上。
14、 如权利要求18所述的方法，还包括在该第一主动区(405A)上方形成第--栅极电极(421)和在该第二主动区(405B)上方形成第二栅极电极(421)，其中，在形成该第一和第二凹部(417A, 417B)之前先形成该第一和第二栅极电极(421)。
全文摘要
通过于一个主动区(active region)(105A，205A，305A，405A)中形成实质连续的和均匀的半导体合金(107，207，307，407)，同时于第二个主动区(105B，205B，305B，405B)中图案化该半导体合金(107，207，307，407)以便于其中心部分(central portion)提供基底半导体材料(113B，213B，313B，401)，可以引发不同类型的应变，同时，于提供该基底半导体材料(113A，213A，313A，413A)之对应的覆盖层后，可使用广为接受的工艺技术来形成栅极介电质(122，322，422)。于一些例示实施例中，提供实质自行对准(self-aligned)工艺，在该工艺中可根据已用来界定其中一个主动区(205B，305B)的基底半导体材料的中心部分(213B，313B)的层(208，308)而形成栅极电极(gate electrode)(121，221，321，421)。因此，通过使用单一半导体合金(107，207，307，407)，可以个别地增强不同导电率类型的晶体管(120A，120B)的效能。
文档编号H01L21/8238GK101632167SQ200780041137
公开日2010年1月20日 申请日期2007年10月26日 优先权日2006年10月31日
发明者M·霍斯特曼, P·普雷斯, S·贝耶尔, W·布赫霍尔茨 申请人:先进微装置公司