专利名称：芯片载体衬底及其制造方法
技术领域：
本发明涉及以更高的效率制造的芯片栽体村底。
背景技术：
为了提供更高水平的连接性以及更多的功率分布和信号处理选 择，半导体芯片常常与芯片载体衬底相配并固定于其上。除了在半导 体芯片内包含的那些以外，芯片栽体衬底一般包含附加的导体层和分 开的电介质层。因此，芯片载体村底提供半导体芯片与另一组装的高 级电气部件的更高水平的连接性。虽然芯片载体衬底因此对于给微电子电路提供更高的性能来说是 重要的，但芯片载体衬底不是完全没有问题。特别地， 一般希望进一 步提升和增强芯片载体衬底性能。各种芯片栽体衬底及其制造方法在半导体制造领域中是已知的。特别地，Chudzik等在U.S.公开No. 2004/0108587中教导具有更高能 力的芯片栽体衬底。除了芯片载体衬底内的由电介质层分开的常规的 导体互连层以外，该特定的芯片载体村底包含诸如去耦合电容器或去 耦合电阻器的无源去耦合器件。由于希望不断增强微电子电路的性能和功能，因此在微电子制造 中芯片栽体衬底可能不断受到相当多的关注。因此，还希望具有更高 的性能的芯片栽体衬底及其制造方法。发明内容本发明提供芯片载体衬底和芯片栽体衬底的制造方法。芯片栽体 衬底的制造方法当在芯片栽体衬底内等离子蚀刻(1)电容器位于其中的第一开孔和(2)通路位于其中的第二开孔时利用微加载(microloading )效应。等离子蚀刻方法内的微加载效应使得第一开 孔与第二开孔相比既具有更窄的线宽又具有更有限的深度。从根据本根据本发明的芯片栽体衬底包含衬底，该衬底包含与贯穿衬底的 通路开孔侧向分开的位于衬底内的电容器开孔。该芯片栽体衬底还包 含位于电容器开孔内的电容器和位于通路开孔内的通路，其中，电容 器开孔具有比通路开孔窄的线宽。根据本发明的制造芯片栽体衬底的方法包括在衬底内同时形成与 通路开孔侧向分开的电容器开孔。该方法还包括在电容器开孔内形成 电容器并在通路开孔内形成通路。根据本发明的另 一制造芯片载体衬底的方法包括在衬底内同时形 成与通路开孔侧向分开的电容器开孔。特别地，与通路开孔相比，电 容器开孔被形成为同时具有更窄的线宽和更浅的深度。该另一方法还 包括在电容器开孔内形成电容器并在通路开孔内形成通路。
在以下阐述的具体实施方式
的上下文(context)中理解本发明的 目的、特征和优点。在形成本公开的重要部分的附图的上下文中理解具体实施方式
，其中，图1~12是表示制造根据本发明的特定实施例的芯片栽体衬底中 的进展阶段结果的一系列示意性截面图。
具体实施方式
在以下提供的说明的上下文中理解包含芯片载体衬底以及芯片栽 体衬底的制造方法的本发明。在上述的附图的上下文中理解以下提供 的说明。由于附图出于解释性的目的，因此附图未必按比例绘制。图1 12是表示制造根据本发明的特定实施例的芯片载体衬底中 的进展阶段结果的一系列示意性截面图。图l表示根据实施例的芯片栽体衬底在其制造的早期阶段的示意性截面图。
图1表示衬底10和位于衬底10上的掩模层12。 衬底10可包含几种微电子材料中的任何材料。适当的微电子材料 的非限制性例子包含微电子导体材料、微电子半导体材料和微电子电 介质材料。为了在以下的进一步公开的上下文中便于进一步的处理， 衬底10 —般包含半导体材料，特别是衬底10 —般包含半导体衬底。 半导体衬底在半导体制造领域中公知为包括半导体材料，所述半导体 材料包含但不限于硅、锗、硅锗合金、碳化硅、碳化硅锗合金半导体 材料。在本领域中还已知可包含但不限于砷化镓、砷化铟和磷化铟半 导体材料的化合物半导体材料。一般地，衬底10包含厚度约为650~800 微米的硅半导体材料。
掩模层12(即，在各单个掩模层图案的上下文中示出，这些掩模 层图案中的每一个被称为掩模层12 )可包含几种掩模层材料中的任何 材料。掩模层材料的一般的非限制性例子包含光刻胶掩模材料和硬掩 模材料。但是，在本实施例的上下文中，硬掩模材料是明显更加常用 的。硬掩模材料一般但不排他地包含珪的氧化物、氮化物和氧氮化物。 虽然其它元素的氧化物、氮化物和氧氮化物是相当不常见的，但不排 除它们。 一般地，掩模层12包含厚度约为500 1000埃的氮化硅硬掩 模材料。
如图l进一步示出的那样，掩模层12限定第一开孔A1和第二开 孔A2。衬底10在第一开孔Al和第二开孔A2中的每一个的底部露出。 一般地，第一开孔A1具有约0.2-1.0微米的线宽，第二开孔A2具有 约2.0 4.0微米的线宽。因此，在本实施例的上下文中，第二开孔A2 总是比第一开孔A1宽。
图2表示在第一开孔Al和第二开孔A2的位置处蚀刻衬底10的 结果。作为上述蚀刻的结果，从第一开孔A1在衬底10'内形成第一开 孔A1'，并且，从第二开孔A2在衬底10'内形成第二开孔A2'。
本实施例设想，使用反应离子蚀刻方法(即，等离子蚀刻方法) 以从第一开孔Al形成第一开孔Al'并从第二开孔A2形成第二开孔A2'。本实施例还设想，反应离子蚀刻方法还表现出微加栽效应。由于 笫一开孔A1的线宽比第二开孔A2的线宽小，因此微加载效应使得第 一开孔Al'被蚀刻到比第二开孔A2'的第二深度D2小的第一深度Dl。 一般地，第一开孔Al'具有约5~50微米的第一深度Dl，笫二开孔具 有约100 200微米的第二深度D2。更具体地，关于用于蚀刻第一开孔Al以形成第一开孔Al'并且蚀 刻第二开孔A2以形成第二开孔A2'的等离子蚀刻方法，这种等离子蚀 刻方法可以为半导体制造领域中否则一般为常规的方法。当衬底10' 包含硅半导体衬底时，等离子蚀刻方法可使用在半导体制造领域也一 般为常规的蚀刻气体成分。用于蚀刻硅半导体衬底的适当的蚀刻气体 成分包含含有蚀刻气体成分的氯和含有蚀刻气体成分的氟。含有蚀刻 气体成分的氯可包含但不限于氯气和氯化氢。含有蚀刻气体成分的氟 可包含但不限于氟化氢、三氟化氮和六氟化硫。还可包含适当的非反 应稀释剂气体和溅射气体。这些气体的非限制性例子包含氦气、氩气、 氖气和氪气。用于形成第一开孔Al'和笫二开孔A2'的等离子蚀刻过程还可包 含二步骤蚀刻过程。这种二步骤蚀刻过程可使用上述的蚀刻步骤，随 后是涂敷蚀刻的特征部分(即，诸如第一开孔Al'和第二开孔A2')的 侧壁以使蚀刻的特征部分的侧壁在整个二步骤蚀刻过程中保持垂直的 侧壁钝化或碳氢化合物淀积步骤。可导致侧壁碳氢化合物淀积的特定 的气体是三氟代曱烷(trifluoromethane )(即，CFH3 )和四氟化碳 (即，CH4)。不排除其它的成分。各单个蚀刻工艺步骤和侧壁淀积 工艺步骤可在二步骤过程中循环很多次。一般地，上述等离子蚀刻方法还使用(1)约100-1000毫托的 反应器室压；(2)约+20 -10。C的衬底10温度；(3)约500~1000 瓦的源射频功率；(4)约50 150瓦的偏置功率(bias power);和 (5)每分钟约10 100标准立方厘米(sccm)的蚀刻气体流率。虽然在图2的示意性截面图内没有具体示出，但第一开孔Al'和 第二开孔A2'中的每一个可在掩模层12下面提供衬底10'的底切(undercut)。这种底切可以约为0.1-1.0微米。图3表示任选地热氧化图2所示的衬底10'以在衬底10〃内的第一 开孔Al'和第二开孔A2'内形成电介质衬里层14的结果。这种热氧化 在在衬底10"包含电介质材料的情况下的本发明替代性实施例中是任 选的。但是，衬底IO"优选包含半导体材料的本实施例内，相对于衬 底IO"需要对第一开孔Al'和第二开孔A2'进行热氧化(或替代性的电 介质隔离)。这种热氧化一般使用常处于环境压力条件的含氧环境。 一般在约 900~1100。C的温度进行热氧化约1~10小时的时间段。得到的电介质 衬里层14具有约0.1 2.0微米的厚度。作为上述热氧化的替代方案， 实施例还设想使用完全覆盖在图2中示出其示意性截面图的芯片栽体 衬底的保形的电介质衬里层。这种保形的电介质衬里层可包含诸如但 不限于硅的氧化物、氮化物或氧氮化物的电介质材料。这种保形的电 介质衬里层也可形成为约500 1000埃的厚度。图4表示以保形的方式覆盖图3的芯片载体衬底由此从开孔Al' 和A2'形成开孔Al"和A2"的第一电容器板层16。第一电容器板层16 可包含几种电容器板材料中的任何材料。电容器板材料的非限制性例 子包含钽、钨和钛电容器板材料。作为非限制性例子还包含钽、鴒和 钛的氮化物。作为电容器板材料的非限制性例子还包含钽、钨和钛的 硅化物。不排除其它的电容器板材料。可以通过使用几种方法中的任 何方法形成第一电容器板层16。非限制性例子包含化学气相淀积方法 (包含原子层化学气相淀积方法)和物理气相淀积方法(包含溅射方 法)。 一般地，第一电容器板层16包含具有约500 2500埃的厚度的 钽电容器板材料。图5表示对第一电容器板层16和下面的掩模层12内的特定掩模 层图案的部分进行蚀刻和图案化以形成相应的第一电容器板层16'和 相应的掩模层12'的结果。上述的蚀刻和图案化意图在于，当形成图5 所示的第一电容器板层16'时，打断图4所示的第一电容器板层16的 连续性。上述的蚀刻和图案化意图还在于，露出优选地包含半导体材料的衬底IO"的部分。也可通过使用半导体制造领域中的常规方法和材料实现上述的蚀 刻和图案化。非限制性例子包含湿化学蚀刻方法、干等离子蚀刻方法 以及它们的组合蚀刻方法。等离子蚀刻方法是特别常用的。等离子蚀刻方法一般使用适于第一电容器板层16和掩模层12所包含的各自材 料的蚀刻反应气体成分。图6表示填充由图5所示的第一电容器板层16'和掩模层12'的切 断部分留下的间隙的多个隔离区15。在衬底IO"包含半导体衬底特别 是硅半导体衬底的优选实施例的情况下，可在另外用牺牲填充剂材料 填充第一开孔Al"和第二开孔A2"时伴随覆盖层(blanket layer )淀积 和平面化方法形成隔离区15。本领域技术人员可以理解，图5和图6 示出图4所示的芯片栽体衬底的任选的处理。该任选的处理意图在于 当形成第一电容器板层16'时切断第一电容器板层16。除了在图5和图6的上下文内公开的实施例以外，还设想其它的 实施例用于切断第一电容器板层16。这些实施例的非限制例子包含在 没有硬掩模层12的任何蚀刻的情况下仅切断第一电容器板层16。这 些实施例的另一非限制性例子包含在淀积第一电容器板层16之前形 成隔离区15。由于隔离区15具有比掩模层12大的厚度，因此，当在 掩模层12'和隔离区15之上淀积第一电容器板层16时，可以以自对准 的方式使第一电容器板层16平面化以形成第一电容器板层16'。图7示出在没有在图5和图6所示的芯片载体村底的上下文内示 出的介入的任选的处理步骤的情况下，图4所示的芯片载体村底的替 代性的另一处理的结果。图7示出位于图4的芯片栽体衬底上的电容器电介质层18。图7 还示出位于电容器电介质层18上的第二电容器板层20。电容器电介质层18可包含几种适当的电容器电介质材料中的任 何材料。 一般常规的电容器电介质材料包含真空测量介电常数约为 4 20的硅的氧化物、氮化物和氧氮化物。不排除其它元素的氧化物、 氮化物和氧氮化物。实施例还设想也可使用具有至少约达100的一般更高介电常数的电容器电介质材料。这些一般更高介电常数电介质材料的例子包含钡-锶-钛酸盐(BST )和铅—锆酸盐—钛酸盐(PZT )。 可以通过使用在半导体制造领域中一般为常规的方法并且否则也适于 电容器电介质层18的成分的材料的方法形成上述类型的电容器电介 质材料中的任何材料。这些方法的非限制性例子包含化学气相淀积方 法(包含原子层化学气相淀积方法)和物理气相淀积方法(包含溅射 方法)。电容器电介质层18包含的电容器电介质材料的希望的例子可以 特别是第一电容器板层16包含的第一电容器板材料的氧化物。在这些 情况下，该特定的实施例设想第一电容器板层16可被电化学或热氧化 以形成电容器电介质材料。例如而非限制，包含钽的第一电容器板层 可被阳极电化学氧化以形成包含氧化钽的电容器电介质层。 一般地， 电容器电介质层18具有约50~500埃的厚度。第二电容器板层20包含第二电容器板材料。第二电容器板材料可 包含可以与第 一 电容器板材料相同或不同的电容器板材料。 一般地， 第二电容器板层20还包含含有金属、金属氮化物或金属硅化物材料的 第二电容器板材料。 一般地，第二电容器板层具有约0.5 2.0微米的厚 度以完全填充第一开孔Al"和第二开孔A2"。可以通过使用包含但不 限于化学气相淀积方法和物理气相淀积方法的方法形成第二电容器板 材料。优选地，第二电容器板材料包含化学气相淀积(CVD)的钨材 料，该钨材料形成为约0.5 2.0微米的厚度，以在形成图7所示的芯片 栽体衬底时完全覆盖图4所示的芯片栽体衬底。图8表示减薄图7所示的衬底IO"以形成村底10'〃的结果。图8 还表示在图4所示的第二开孔A2"的位置处去除电介质衬里层14、第 一电容器板层16和电容器电介质层18的底部以形成电介质衬里层 14'、第一电容器板层16'和电容器电介质层18'的结果。上述减薄意图 还在于在图8所示的芯片栽体衬底的底部处完全露出笫二电容器板层 20。可以通过使用半导体制造领域中的常规方法实现上述减薄。特定的减薄方法包含化学蚀刻减薄方法以及平面化减薄方法，平面化减薄方法包含机械平面化方法以及化学机械抛光(CMP)平面化方法。化 学机械抛光平面化方法是特别常用的，图9、图10和图11表示图8所示的实施例以外的本发明的三个 另外的实施例。本发明的这三个另外的实施例意图在于与图8所示的 实施例对应，但关于以下方面表现出一些变化切断第一电容器板层 16以提供第一电容器板层16'(图9);切断第二电容器板层20以形 成第二电容器板层20'(图10);或者，切断第一电容器板层16和第 二电容器板层20以形成第一电容器板层16'和第二电容器板层20'(图 11)。选择性的切断提供相对于图2所示的第一开孔Al和第二开孔 A2允许第一电容器板层16、电容器电介质层18和第二电容器板层20 的不同水平的连续性(contiguousness )的结构。通过在图7和图8所示的进一步处理的上下文中进一步处理在图 6中示出其示意性截面图的芯片载体衬底，得到在图9中示出其示意 性截面图的芯片栽体衬底。通过仅对第二电容器板层20进行图案化进 一步处理图8所示的芯片载体衬底，得到图IO所示的芯片栽体衬底。 通过对第二电容器板层20、电容器电介质层18和第一电容器板层16 进行图案化进一步处理图8所示的芯片栽体衬底，得到图ll所示的芯 片栽体衬底。可通过使用半导体制造领域中否则 一般为常规的方法和 材料，进行在图10和图11的芯片载体衬底的上下文内的上述图案化。 特别是包含等离子蚀刻方法，但实施例不必这样被限制。图12是表示进一步处理和组装图10的芯片载体衬底的结果的示 意性截面图，但相同的进一步的处理和组装也可应用于图8、图9和 图11的芯片栽体衬底。图12表示具有多个第一接触区域23a和23b 的第一衬底22a，所述多个第一接触区域23a和23b位于其中并通过 多个第一焊料层24a与第二电容器板层20'的分开部分连接。图12还 示出具有第二接触区域23b的第二衬底22b，所述第二接触区域23b 位于其中并在第二开孔A2内的通路的位置处与第二电容器板层20' 的第二部分连接。在本实施例内，第一衬底22a—般包含半导体衬底，第一接触区 域23a—般包含半导体衬底内的导体接触层。第一衬底22a包含的半 导体衬底意图在于包含半导体器件以及用于到达半导体器件目的的互 连电路。第一接触区域23a包含导体接触材料。适当的导体接触材料 包含金属、金属合金、金属氮化物和金属硅化物。还同样非限制性地 包含掺杂的多晶硅和多晶硅化(polycide)导体接触材料。多个第一 焊料层24a可包含几种焊料材料中的任何材料。焊料材料的非限制性 例子包含铅、锡和锑合金焊料材料。第二衬底22b常被确定为但不必限于多层陶资衬底。这种多层陶 瓷衬底包含被多个电介质层分开的多个导体层。多层陶瓷衬底意图在 于，除了由半导体衬底内的金属化层提供的布线选项(option)，诸 如第一衬底22a要提供的那些之外，提供另外的布线选择。第二接触 区域23b否则一般在成分材料和尺寸方面与第一接触区域23a类似或 等同。第二焊料层24b否则 一般在成分材料和尺寸方面与第 一焊料层 24a类似或等同。图12表示根据本发明的实施例的芯片栽体衬底的示意性截面图。 芯片栽体衬底进一步被制造并与第一衬底22a (即， 一般为半导体衬 底)和第二衬底(即， 一般为多层陶瓷衬底)连接。芯片载体村底包含电容器位于其中的第一开孔和通路位于其中的侧向分开的第二开 孔。第一开孔具有比第二开孔的第二线宽和第二开孔深度小的第一线 宽和第一开孔深度。通过使用易受微加载效应影响的等离子蚀刻方法 同时形成第一开孔和第二开孔。由于微加栽效应，具有比第二开孔的 第二线宽小的第 一线宽的第 一开孔将蚀刻到比第二开孔的第二深度小 的第一深度。本发明的优选实施例用于解释本发明而不是限制本发明。可以对 根据优选实施例的芯片栽体衬底的方法、材料、结构和尺寸进行修订 和修改，同时仍提供根据本发明而且根据所附的权利要求的芯片栽体 衬底。
权利要求
1.一种芯片载体衬底，包含衬底，该衬底包含与贯穿衬底的通路开孔侧向分开的位于衬底内的电容器开孔；和位于电容器开孔内的电容器和位于通路开孔内的通路，其中，电容器开孔具有比通路开孔窄的线宽。
2. 根据权利要求1的芯片栽体衬底，其中，衬底包含半导体衬底。
3. 根据权利要求l的芯片载体衬底，其中，衬底包含电介质衬底。
4. 根据权利要求l的芯片栽体衬底，其中，电容器包含 形成电容器开孔衬里的第一电容器板层； 位于第一电容器板层上的电容器电介质层；和 位于电容器电介质层上并填充电容器开孔的第二电容器板层。
5. 根据权利要求4的芯片载体衬底，其中，第一电容器板层对于 电容器开孔和通路开孔是连续的。
6. 根据权利要求4的芯片载体衬底，其中，电容器电介质层对于 电容器开孔和通路开孔是连续的。
7. 根据权利要求4的芯片栽体衬底，其中，第二电容器板层对于 电容器开孔和通路开孔是连续的。
8. 根据权利要求4的芯片载体衬底，其中，第一电容器板层和第 二电容器板层中的仅仅一个对于电容器开孔和通路开孔是连续的。
9. 才艮据权利要求4的芯片栽体衬底，其中，第一电容器板层、电 容器电介质层和第二电容器板层中的每一个对于电容器开孔和通路开 孔是连续的。
10. 根据权利要求4的芯片栽体村底，其中，第一电容器板层和 第二电容器板层均不对于电容器开孔和通路开孔是连续的。
11. 一种制造芯片载体衬底的方法，包括 在衬底内同时形成与通路开孔侧向分开的电容器开孔；和 在电容器开孔内形成电容器并在通路开孔内形成通路。
12. 根据权利要求ll的方法，其中，同时形成电容器开孔和通路 开孔使用半导体村底。
13. 根据权利要求ll的方法，其中，同时形成电容器开孔和通路 开孔使用电介质衬底。
14. 根据权利要求ll的方法，其中，同时形成使用等离子蚀刻方法。
15. 根据权利要求14的方法，其中，等离子蚀刻方法表现出微加 栽效应。
16. 根据权利要求ll的方法，其中，在电容器开孔内形成电容器 并在通路开孔内形成通路同时形成电容器和通路。
17. —种制造芯片载体衬底的方法，包括在衬底内同时形成与通路开孔侧向分开的电容器开孔，与通路开 孔相比，电容器开孔被形成为同时具有更窄的线宽和更浅的深度；和 在电容器开孔内形成电容器并在通路开孔内形成通路。
18. 根据权利要求17的方法，其中，同时形成电容器开孔和通路 开孔使用半导体衬底。
19. 根据权利要求17的方法，其中，同时形成电容器开孔和通路 开孔使用电介质衬底。
20. 根据权利要求17的方法，其中，在电容器开孔内形成电容器 并在通路开孔内形成通路同时形成电容器和通路。
全文摘要
本发明公开了芯片载体衬底以及制造芯片载体衬底的方法。所述芯片载体衬底包含各位于衬底内的电容器开孔和侧向分开的通路开孔。伴随用于同时在衬底内蚀刻电容器开孔和通路开孔的等离子蚀刻方法内的微加载效应，形成的电容器开孔与通路开孔相比具有更窄的线宽和更浅的深度。随后，电容器被形成并位于电容器开孔内且通路被形成并位于通路开孔内。第一电容器板层、电容器电介质层和第二电容器板层的各种组合可相对于电容器开孔和通路开孔是连续的。
文档编号H01L23/488GK101226914SQ20081000291
公开日2008年7月23日 申请日期2008年1月11日 优先权日2007年1月18日
发明者保罗·S·安德里, 齐拉格·S·帕特尔 申请人:国际商业机器公司