专利名称：一种防止静电放电的输入电阻及制造方法
技术领域：
本发明涉及防止静电放电的电阻，特别涉及一种防止静电放电的输入电阻及制造方法。
背景技术：
参见《CMOS电路中的ESD保护结构的设计》 一文(作者为上海交通大学微电子工程系的王大睿先生)静电放电(ESD, ElectrostaticDischarge)给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS, ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS， Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
ESD模型常见的有三种，人体模型(HBM, Hu-man Body Model)、充电器件模型(CDM, Charge DeviceModel)和机器模型(MM, MachineMode)。其中，充电器件模型(CDM, ChargeDeviceModd)会造成半导体器件中的PN结烧毁，金属熔化，导致半导体器件不可逆转的损坏，因此必须尽可能地提高防止充电器件模型放电的能力。
参照图1,图1是典型的输入输出电路。如图1所示，输出驱动包括由一个PMOS和一个NMOS组成，其中PMOS接VDD, NMOS接Vss。 ESD通过PAD导入芯片内部，因此输入输出电路里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到输入输出电路，就是与PAD相连的输出驱动和输入接收器。
常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅SCR等。如图1所示，输入电阻Rs用于降低被保护器件上的ESD电压。
现有技术的防静电放电的电阻结构一般采用两种技术方案其中一种方案是利用在P-阱(轻掺杂P型阱)中形成N+层(重掺杂N型有源区)，形成N+有源区和P-阱结构；另 一种方案利用Poly层(多晶硅层),并在Poly层上面形成SAB层(Salicide Block,自对准多晶硅化合物阻挡层)形成多晶硅层和自对准多晶硅化合物阻挡层结构。
现有技术的上述两种方案分别存在不同缺陷前者在进行NS模式测试(所述NS模式测试(负电压对地模式)是指芯片的Vss端接地，输入输出PAD加1个很大的脉冲，然后测试芯片是否损坏的过程。)时，有触发CDM ESD的通道，将有大正向电流通过重4参杂N型有源区和轻掺杂P型阱结构，很容易烧坏结点或融化金属，造成半导体器件的损坏；后者没有触发CDM模式的ESD脉冲。
发明内容
本发明的目的是提供一种防止静电放电的输入电阻及制造方法，具有触发CDM模式的ESD脉冲且不会造成器件的损坏。
本发明的第一方面一种防止静电放电的输入电阻，其特征在于，其包括-.
-重掺杂N型有源区和轻掺杂P型阱结构的电阻结构；-多晶硅层和自对准多晶硅化合物阻挡层结构的电阻结构。本发明的第二方面提供一种防止静电放电的输入电阻的制造方法，其特征在于，其包括
a. 设置浅沟道隔离层(2)，然后通过离子注入形成轻掺杂P型阱(1 ),并在所述轻掺杂P型阱(1 )上生长多晶硅层(3 );
b. 蚀刻去掉部分多晶硅层(3),并通过离子注入形成重掺杂N型有源区(5),然后通过离子注入工艺调整多晶硅层(3)的导电性；
c. 沉积自对准多晶硅化合物阻挡层(6 )。
d. 蚀刻部分自对准多晶硅化合物阻挡层(6),并在没有自对准多晶硅化合物阻挡层(6 )阻挡的重掺杂N型有源区(5 )和多晶硅层(3 )中设置自对准多晶硅化合物层(7);
e. 沉积层介电质层(8),并在所述层介电质层(8)中蚀刻连接孔(9)，并在所述连接孔(9)中填入金属；
f. 在所述连接孔(9)上方连接金属层(11),并通过所述金属层(11)连接重掺杂N型有源区(5)和多晶硅层(3)。
与现有技术相比，本发明具有以下优点不仅有释》文CDM模式的ESD脉冲，也不会由于烧坏结点或融化金属而造成半导体器件的损坏；并且，本发明相当于电阻和二极管一极的串联，所述电阻可以防止大电流对芯片的破坏，所述二极管可以防止高电压对芯片的破坏，所述电阻和所述二极管的串联增强了同时遭遇到大电流和高电压的防护能力。
通过阅读以下参照附图所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。图l是典型的输入输出电路；
图2~图7是采用重掺杂N型有源区和轻掺杂P型阱结构的电阻结构的工艺流程图7~图13是采用多晶硅层和自对准多晶硅化合物阻挡层结构的电阻结构的工艺流程图14 图19是本发明的电阻结构的工艺流程图。
具体实施例方式
下面结合附图对本发明作进一步详细描述。
参见图2 图7,图2 图7是采用重掺杂N型有源区和轻掺杂P型阱结构的电阻结构的工艺流程图。
如图2所示，采用重掺杂N型有源区和轻掺杂P型阱结构的电阻结构首先制作两个STI隔离层2 (浅沟道隔离层)，然后通过离子注入形成P-阱1,并在上层生长Poly层3 (多晶硅层)。
6如图3所示，然后蚀刻去除Poly层1,之后通过N+的离子注入4形成N+层5。所述N+层5和所述P-阱1即形成了 N+/P-Well结构。
如图4所示，接着沉积(deposite ) SAB层6 ( Salicide block,自对准多晶硅化合物阻挡层)，所述SAB层6为生长Salicide(自对准多晶硅化合物)的阻挡层。 .
如图5所示，在蚀刻去掉部分SAB层6后沉积金属层，所述金属层可为Ti (钛)，Co (钴)，Ni (镍)。所述金属层需先进行高温热退火处理，在所述高温热退火时所述金属层会和没有SAB层6覆盖着的N+层5处的Si (硅)反应，反应后的生成物即为Salicide层7 (自对准多晶硅化合物层)，而没有和Salicide层7反应的金属层会被酸洗掉。所述Salicide层7可为TiSix(钛硅化合物)，CoSIx(钴硅化合物)，NiSix(镍硅化合物)。所述金属层和所述Salicide层7是为了减少接触电阻，被SAB层6覆盖着的N+层5即为用于ESD保护的电阻。
如图6所示，接着沉积ILD层8( inter-layer dielectric,层介电质层)，然后蚀刻CT层9 ( Contact,连接孔)，并在所述CT层9中填入金属钨。
如图7所示，最后连接金属层ll,所述金属层11为PAD和内部电路的连接孔。
采用重掺杂N型有源区和轻掺杂P型阱结构的电阻结构虽然进行NS模式测试时，将有大正向电流通过N+ZP-Well结构，很容易烧坏结点或融化金属，造成半导体器件的损坏，但是有触发CDMESD的通道，。
参见图8~图14,图8 图14是采用多晶硅层和自对准多晶硅化合物阻挡层结构的电阻结构的工艺流程图。
如图8所示，首先设置STI隔离层2，然后在所述STI隔离层2上生长Poly层3。
如图9所示，然后通过蚀刻去除部分Poly层3,并进行Poly离子注入工艺10。所述Poly离子注入工艺10是用于惨杂多晶硅，以调整多晶硅的导电性。
如图10所示，接着沉积SAB层6。
如图ll所示，通过蚀刻去除部分SAB层6，然后进行金属层沉积，述金属层可为Ti， Co, Ni,所述金属层可为Ti (钛)，Co (钴)，Ni(镍)。所述金属层需进行高温热退火处理，在所述高温热退火时所述金属层会和没有SAB层6覆盖着的Poly层3处的Si (硅)反应，反应后的生成物即为Salicide层7,而没有和Salicide层7反应的金属层会被酸洗掉。所述Salicide层7可为TiSix(钛硅化合物)，CoSIx(钴硅化合物)，NiSix(镍硅化合物)。所述金属层和所述Salicide层7用于减少接触电阻。SAB层6覆盖着的Poly层3即为用于ESD保护的电阻。
如图12所示，接着沉积ILD层8 (inter-layer dielectric,层介电质层)，然后蚀刻CT层9,并在所述CT层9中填入金属鴒。
如图13所示，最后连接金属层11,所述金属层11为PAD和内部电路的连接层。
现有技术采用多晶硅层和自对准多晶硅化合物阻挡层结构的电阻结构虽然没有触发CDM ESD的通道，但是能防止在进行NS测试过程中出现大的正向电 流。
图14 图19是本发明结构的工艺流程图，本发明是基于上述两种防静电放电的技术方案而提出的。
本发明提供的防止静电放电的输入电阻的制造方法，包括如下步
骤
参见图14，本发明首先制作两个STI隔离层2 (浅沟道隔离层)，然后通过离子注入形成P-阱1,并在上层生长Poly层3 (多晶硅层)。
参见图15,然后蚀刻去掉部分Poly层3,并通过N+的离子注入4形成N+层5,通过Poly离子注入工艺10形成Poly层3。所述Poly离子注入工艺10是用于惨杂多晶硅，以调整多晶硅的导电性。
如图16所示，接着沉积SAB层6。在本实施例中采用CVD( Chemicalvapor deposition,化学气相沉积)淀积所述SAB层6,所述SAB层6在本实施例中为氧化石圭或氮化,圭。
如图17所示，在蚀刻部分SAB层6后进行金属层沉积，所述金属层可为Ti， Co， Ni，所述金属层需进行高温热退火处理，在所述高温热退火时所述金属层会和没有SAB层6覆盖着的N+层5和Poly层3处的Si(硅)反应，反应后的生成物即为Salicide层7,而没有和Salicide层 7反应的金属层会被酸洗掉。所述Salicide层7可为TiSix(钛硅化合物)， CoSIx(钴硅化合物)，NiSix(镍硅化合物)。所述金属层和Salicide层7用 于减少接触电阻的导体。SAB层6覆盖着的Poly层3和N+层5即为用 于ESD保护的电阻。
具体地，在本实施例中釆用PVD (Physical vapor deposition,物理 气相沉积)的方法长所述金属层，长上去之后需经过高温热退火。
如图18所示，接着沉积ILD层8,然后蚀刻CT层9，并在所述CT 层9中填入金属钨。
具体地，本实施例采用CVD ( Chemical vapor deposition,化学气相 沉积)方法生长ILD层8。沉积好ILD层8后，本发明需蚀刻出CT层 9,然后填进鴒，并采用CVD (Chemical vapor deposition,化学气相沉积) 去掉多余的鵠。
如图19所示，最后连接金属层11,并通过金属层11连接N+层5 和Poly层3，所述金属层11为PAD和内部电路的连接层，并用于连接 多晶硅层(3)和重掺杂N型有源区(5)。
本发明提供的防止静电放电的输入电阻，其结构包括
-STI隔离层2;
隱P画阱1;
-Poly层3和重掺杂N+层5,是本发明用于防止静电放电的输入 电阻结构；
-SAB层6，是生长Salicide层7的阻挡层； -Salicide层7，用于连接CT层，降低接触电阻； -ILD层S,用于隔离金属层11和器件； -CT层9，用于金属层11和器件的连接层； -金属层(ll),用于连接PAD和内部电路，并用于连接多晶硅层 (3)和重掺杂N型有源区(5)。
本发明不仅有释放CDM模式的ESD脉冲，也不会由于烧坏结点或 融化金属而造成半导体器件的损坏；并且，本发明结构相当于电阻(SAB层6下的N+层5和Poly层3)和二极管(N+层5和P-阱相当于一个二 极管反偏的结构) 一 极的串联，所述电阻可以防止大电流对芯片的破坏， 所述二极管可以防止高电压对芯片的破坏，所述电阻和所述二极管的串 联增强了同时遭遇到大电流和高电压的防护能力。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明 并不局限于上述特定实施方式，本领域技术人员可以在所附权利要求 的范围内做出各种变形或修改。
10
权利要求
1、一种防止静电放电的输入电阻，其特征在于，其包括-重掺杂N型有源区和轻掺杂P型阱结构的电阻结构；-多晶硅层和自对准多晶硅化合物阻挡层结构的电阻结构。
2、 如权利要求1所述的输入电阻，其特征在于，所述重掺杂N 型有源区和轻掺杂P型阱结构的电阻结构包括-浅沟道隔离层(2); -轻掺杂P型阱(1 );-在所述轻掺杂P型阱(1 )表面上生长的重掺杂N型有源区(5); -设置于所述重掺杂N型有源区(5)上的自对准多晶硅化合物阻 挡层(6);-在没有所述自对准多晶硅化合物阻挡层(6)阻挡的所述重掺杂 N型有源区(5)生长的自对准多晶硅化合物层(7); -层介电质层(8);-在自对准多晶硅化合物层(7)上方的层介电质层(8)中的连接 孔(9 );-在所述连接孔(9)上访，于所述层介电质层(8)连接的金属层 (11)。
3、 如权利要求1所述的输入电阻，其特征在于，所述多晶硅层 和自对准多晶硅化合物阻挡层结构的电阻结构包括-浅沟道隔离层(2);-生长在所述浅沟道隔离层(2)上方的多晶硅层(3); -设置在所述多晶硅层(3 )上方的自对准多晶硅化合物阻挡层(6 ); -在没有所述自对准多晶硅化合物阻挡层(6)阻挡的所述多晶硅 层(3)中生长的自对准多晶硅化合物层(7); -层介电质层(8);-在自对准多晶硅化合物层(7)上方的层介电质层(8)中的连接 孔(9 );-在所述连接孔(9)上访，于所述层介电质层(8)连接的金属层(11)。
4. 一种防止静电放电的输入电阻的制造方法，其特征在于，其包括a. 设置浅沟道隔离层(2)，然后通过离子注入形成轻掺杂P型阱 (1 ),并在所述轻掺杂P型阱(1 )上生长多晶硅层(3 );b. 蚀刻去掉部分多晶硅层(3)，并通过离子注入形成重掺杂N型 有源区(5),然后通过离子注入工艺调整多晶硅层(3)的导电性；c. 沉积自对准多晶硅化合物阻挡层(6)。d. 蚀刻部分自对准多晶硅化合物阻挡层(6),并在没有自对准多 晶硅化合物阻挡层(6 )阻挡的重掺杂N型有源区(5 )和多晶硅层(3 ) 中设置自对准多晶硅化合物层(7);e. 沉积层介电质层(8),并在所述层介电质层(8)中蚀刻连接 孔(9)，并在所述连接孔(9)中填入金属；f. 在所述连接孔(9)上方连接金属层(11),并通过所述金属层 (11)连接重掺杂N型有源区(5)和多晶硅层(3)。
5. 如权利要求2至4任一项所述的输入电阻及输入电阻的制造方 法，其特征在于所述自对准多晶硅化合物层(7)包括钛硅化合物， 钴硅化合物、镍硅化合物。
6. 如权利要求2至4任一项所述的输入电阻及输入电阻的制造方 法，其特征在于在所述连接孔(9)中填入的金属包括钨。
全文摘要
一种防止静电放电的输入电阻及制造方法，涉及防静电放电电阻领域，采用自对准多晶硅化合物阻挡层覆盖着的多晶硅层和重掺杂N型有源区层用于防止静电防电的电阻。本发明的电阻结构不仅有触发充电器件模式的静电放电脉冲，也不会由于烧坏结点或融化金属而造成半导体器件的损坏。
文档编号H01L27/02GK101499471SQ20081003325
公开日2009年8月5日 申请日期2008年1月29日 优先权日2008年1月29日
发明者俞大立, 刘志纲 申请人:中芯国际集成电路制造(上海)有限公司