专利名称：利用锗预非晶处理来形成p-型轻度掺杂的漏极区的方法
技术领域：
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发
明提供用于制造具有超浅轻度掺杂的漏极区的MOS器件的方法和结 构。但是，应认识到本发明具有宽得多的应用范围。
背景技术：
集成电路已经从制造在单个硅芯片上的少量互连器件发展到数百 万个器件。常规集成电路具有远超过原来设想的性能和复杂性。为了实 现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的改 进，亦称器件"几何尺寸"的最小器件特征的尺寸也随着每代集成电路 变得越来越小。
增加电路密度不仅改善集成电路的复杂性和性能，而且为消费者提 供较低成本的部件。集成电路或芯片的制造设备可花费数亿或甚至数十 亿美元。各个制造设备将具有一定的晶片生产能力，并且各个晶片会在 其上具有若干集成电路。因此，通过使得集成电路的单个器件更小，可 以在每个晶片上制造更多的器件，因此增加制造设备的产出。使器件更 小非常具有挑战性，这是因为集成电路构造中使用的每个工艺具有限 制。即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工 艺或器件布局。
这种限制的一个例子是在超浅源极漏极区处理中。随着器件线宽降 低，需要控制掺杂剂的侧向扩散以防止击穿并影响器件性能。在本发明 的整个说明书中特别是下文中会更详细地说明这些及其他限制。
从上可知，需要处理半导体器件的改良技术。
发明内容
根据本发明的实施方案，提供用于形成MOS器件的方法。更具体地，根据本发明的实施方案提供制造具有超浅轻度掺杂的扩散区的
MOS器件的方法和结构。仅仅作为示例，本发明已经应用于制造具有 65nm和更小线宽的MOS结构。但是应认识到本发明具有更宽的应用 范围。
在一个具体的实施方案中，所述方法包括提供包含表面区域的半导 体衬底。所述方法还形成覆盖半导体衬底的表面区域的栅极介电层。形 成覆盖栅极介电层的一部分的栅极结构。在一个具体的实施方案中，所 述方法利用至少栅极结构作为掩模，在半导体衬底中的轻度掺杂的漏极 区内，用锗物质实施第一注入工艺以形成非晶区。所述方法还包括利用 栅极结构作为掩模，用P型杂质和碳物质在轻度掺杂的漏极区中实施第 二注入工艺。实施第一热过程以活化在轻度掺杂的漏极区中的P型杂 质。所述方法包括形成覆盖栅极结构一部分的侧壁隔离物结构，和利用 栅极结构和侧壁隔离物作为掩模层，用第一杂质实施第三注入工艺以在 邻近栅极结构的半导体衬底的表面区域附近形成有源源极/漏极区。所 述方法还包括实施第二热过程以活化在有源源极/漏极区中的第一杂 质。优选的是，MOS器件的特征在于65nm或更小的线宽。
通过本发明实现了相对于常规方法的许多优点。例如，本发明的技 术易于利用基于常规技术的工艺。在一个具体的实施方案中，本发明的 方法允许具有减小的瞬间增强扩散特征(profile)的LDD区域。在一 些实施方案中，所述方法提供以芯片(die)/晶片计的更高的器件产率。 在一些实施方式中，所述方法提供具有改进的阈值漏电流、Idsat和Ioff 等的MOS器件。另外，所述方法提供与常规处理技术相容而基本上不 改变常规设备和工艺的方法。基于所述实施方案，可以实现这些优点中的 一种或多种。在本发明的整个说明书中特别是下文中会更详细地说明这 些及其他优点。
参考下文的详细说明和附图可以更完全地理解本发明的各种其他 目的、特征和优点。
图l是说明根据本发明的一个实施方案形成MOS器件的超浅轻度掺杂的漏极区的方法的简化流程图。
图2-7是说明根据本发明一个实施方案的制造具有超浅轻度掺杂的 漏极区的MOS器件的方法的简图。
图8是说明根据本发明一个实施方案的MOS器件结构的简图。
图9-15是举例说明根据本发明实施方案的实验结果的简图。
具体实施例方式
根据本发明，提供包括用于制造半导体器件的方法和所得结构的技 术。更具体地，本发明提供用于形成制造集成电路的超浅结MOS器件 的方法和结构。仅仅作为示例，本发明已经应用于制造利用超浅轻度掺杂 的漏极几何结构的超浅结MOS器件。本发明已经应用于具有65nm和 更小线宽的MOS结构的制造。但是应认识到本发明具有更宽的应用范 围。
图1是说明根据本发明一个实施方案的用于形成P掺杂的轻度掺杂 漏极结构的方法的简化工艺流程图，所述方法由开始步骤(步骤102) 开始。该方法包括提供具有表面区域的半导体衬底(步骤104)。半导体 衬底可以为单晶硅、硅锗、绝缘体上硅等。所述方法包括形成覆盖表面 区域的栅极介电层(步骤106)。栅极介电层可以是通过适当技术例如热 生长、化学气相沉积、等离子体增强的沉积方法等形成的氧化硅。所述 方法包括形成覆盖栅极介电层的栅极结构(步骤108)。在一个具体的实 施方案中，可以通过沉积、图案化和蚀刻掺杂的多晶硅材料形成以形成 多晶硅栅极结构，从而形成栅极结构。基于所述实施方案，多晶硅栅极 结构可包括覆盖硅化物层。所述方法包括使用例如锗等物质在轻度掺杂 的漏极区内进行预非晶(pre-amorphous )注入步骤(步骤110)。在一 个具体的实施方案中，所述方法包括使用P型杂质例如含硼的物质和碳 物质来实施共注入工艺以形成PLDD区域(步骤112)。所述方法提供热 过程，例如峰值退火(spike anneal )、快速热退火以活化PLDD区域内 的P型杂质(步骤114)。所述方法还包括在半导体衬底内形成源极/漏 极区(步骤116)。所述方法实施其它的步骤以完成MOS结构(步骤118)。 当然可具有其它的变化、改变和替代方案。
6上述序列步骤提供一种根据本发明一个实施方案形成CMOS器件 的超浅PLDD区域的方法。如上所示，所述方法利用包括用于形成MOS 集成电路的集成电路器件的方法的组合步骤。如上所示，根据本发明的 一个实施方案，所述方法包括利用预非晶工艺(pre-amorphous process) 和共注入工艺(co-implantation process )以形成MOS器4的超浅PLDD 区域。也可以提供其它的替代方案，其中加入步骤，省去一个或多个步 骤，或以不同的顺序提供一个或多个步骤，而不离开本发明权利要求的 范围。本发明的更多细节可以在整个本发明的说明书中找到，更特别是 以下的内容。
图2-7是说明根据本发明一个实施方案的制造MOS器件的方法的 简图。如图2所示，所述方法包括提供具有表面区域204和厚度206的 半导体村底202。半导体衬底可以为单晶硅、硅锗、绝缘体上硅等。在 一个具体的实施方案中，所述半导体衬底是具有P型杂质特性的单晶硅 晶片。
参考图3，所述方法包括在半导体衬底的一部分中提供MOS结构 302。在一个具体的实施方案中，MOS器件结构包括覆盖栅极介电层 306的栅极结构304。如图所示的，栅极介电层覆盖半导体衬底的表面 区域。在一个具体的实施方案中，栅极介电层可包括使用适当技术提供 的氧化硅。这些技术可包括热生长，化学气相沉积，包括等离子体增强 法，原子层沉积等。可选择地，栅极介电层可以为多层介电叠层，例如 氧化硅-氮化硅-氧化硅叠层。在一个具体的实施方案中，可以使用沉积、 图案化和蚀刻技术，由掺杂的多晶硅材料制备栅极结构。在某些实施方 案中，栅极结构可包括覆盖硅化物材料，例如，硅化钴、硅化镍、珪化 钨或基于应用的其它材料。当然可有其它的变化、改变和替代方案。
如图4所示，所述方法包括实施第一注入工艺402以导致源极/漏极 区的至少延长的区域404,从而在所述源极漏极区的至少延长的区域内 形成非晶区。如图所示，第一注入使用至少栅极结构作为掩模。延长的 区域为MOS器件提供超浅轻度掺杂的漏极(LDD)区域。在一个优选实 施方案中，超浅轻度掺杂的漏极LDD区域的特征在于深度小于约500 埃。在一个具体的实施方案中，可以通过第一注入工艺使用适当的杂质 物质形成非晶区。在一个具体的实施方案中，这种杂质物质可包括使用零角度注入提供的锗物质。可以以约5xl0" 约5xl0"原子/cn^的剂量 和以约10keV 约50keV的能量，利用锗烷(GeH4)来提供锗物质，但 是可以是其他的物质。作为选择，基于实施方案可以使用其它适当的前 体来提供锗物质。当然可具有其它的变化、改变和替代方案。
如图5所示，在一个具体的实施方案中，所述方法包括使用适当的 杂质物质在超浅轻度掺杂的漏极区内实施第二注入工艺502。在一个具 体的实施方案中，第二注入工艺包括在超浅轻度掺杂的漏极区内以约零 度的注入角度利用P型杂质物质以形成PLDD区域。这种P型杂质物 质的例子可包括使用以约1 x 1013原子/cm2 ~约1 x 1015原子/cm2的剂量和 以约4.5KeV ~约10KeV的注入能量提供的前体例如BFz物质而提供 的硼，但是基于应用可以是其他的物质。其它的硼前体可包括硼烷、乙 硼烷等。在一个优选实施方案中，第二注入工艺使用碳物质作为共注入 物质。在一个具体的实施方案中，可以使用适当的烃来提供碳物质。碳 物质提供占据硅晶格间隙位点的碳原子。在一个优选实施方案中，在后 续热过程中碳物质保持PLDD区域内的杂质例如硼。即，在一个具体的 实施方案中，碳物质防止在后续热过程中侧向的填隙硼扩散。当然可具 有其它的变化、改变和替代方案。
在一个具体的实施方案中，所述方法包括实施第一热过程以活化在 超浅PLDD区域内的杂质。在一个具体的实施方案中，热过程可以为在 约650摄氏度~约大于800摄氏度下提供时间为约20秒~约40秒的峰 值退火。作为选择，基于实施方案，所述热过程可以为快速热过程(RTP) 或峰值退火。当然可具有其它的变化、改变和替代方案。
参考图6 ，所述方法包括形成覆盖栅极结构一部分的侧壁隔离物。 基于实施方案，侧壁隔离物使用介电材料例如氧化硅或氮化硅，或多层 叠层例如氧化硅-氮化硅-氧化硅(通常称为ONO)。可以利用介电材料 的共形沉积、接着通过现有技术中已知的选择性蚀刻工艺来形成侧壁隔 离物。侧壁隔离物保护并隔离栅极结构。当然可有其它的变化、改变和 替代方案。
如图7所示，所述方法包括在半导体衬底表面区域附近中形成MOS 器件结构的源极漏极区702、 704。在一个具体的实施方案中，可以使用栅极结构和侧壁隔离物作为掩模层，利用第三注入工艺形成源极漏极 区。在一个具体的实施方案中，第三注入工艺使用适当的P型杂质物质
例如硼。在一个优选实施方案中，以约10KeV ~约50KeV的能量、 lxl0"cm-2 约5xl016cnT2的剂量和以零注入角度实施第三注入工艺。 基于实施方案可以使用其它的注入参数。当然可具有其它的变化、改变 和替代方案。
图8是说明根据本发明一个实施方案的MOS器件结构800的简图。 如图示，MOS器件结构包括覆盖栅极介电层804的栅极结构802。栅 极介电层覆盖半导体衬底806。 MOS器件结构包括在半导体衬底的一 部分中的PLDD区域808。在一个具体的实施方案中，4吏用预非晶注入 工艺和随后的P-型杂质例如硼和碳物质的共注入来形成PLDD区域。 PLDD区域的特征在于500埃和更小的深度并防止在MOS器件的早期 偏压下击穿。MOS器件结构还包括在邻近栅极结构的半导体衬底中的 有源源极/漏极区810。在一个具体的实施方案中，使用65nm和更小的 设计规则来制造MOS器件。
在一个具体的实施方案中，由锗注入所引起的非晶区有效地改善 PLDD区域的陡峭外形(abruption profile)和薄层电阻性能。在一个 具体的实施方案中，锗注入在PLDD区域内提供位点，以改善PLDD 区域的活性掺杂剂(例如硼)注入和薄层电阻性能。另外，碳占据硅晶 格的间隙位点并防止在第一热过程中例如活性硼物质从超浅PLDD区 域中侧向扩散出。保持超浅PLDD区域内的硼物质浓度，并可以保持 MOS器件的沟道长度，而不在早期偏压下击穿。
图9-15是举例说明根据本发明实施方案的实验结果的简图。图9说 明由不同的锗预注入能量和相同的后续硼与碳共注入参数而得到的硼 次级离子质谱法(SIMS)图形的结果。如图所示，纵轴表示硼浓度，横轴 表示从硅表面的LDD区域的深度。如图9所示，曲线1-3是后续硼与 碳共注入条件相同时浅预锗注入、中等深度预锗注入与深预锗注入中 LDD区域中的硼的SIMS曲线。如图所示，当以更大的深度提供锗时， 通过热过程在后续活化步骤中的硼物质的扩散作用或热增强的瞬变现 象(TED) (thermal enhanced transient)降低。图10中举例说明作为锗 注入能量函数的在硅内的使用TCAD的模拟硼深度曲线。如图所示，模拟曲线与图9所示的实验结果很好地吻合。
图11是说明根据本发明实施方案的一个实施方案的锗预非晶注入 和碳共注入对硼掺杂分布影响的简化曲线图。如闺所示，曲线A是没有 碳共注入的硼掺杂分布，硼分布显示出TED效应，即热活化之后硼扩 散到超过40nm的深度。曲线B是使用碳作为共注入物质的硼掺杂分 布，降低了 TED效应。曲线C是使用锗预非晶注入的硼掺杂分布。结 果增强活化率。
图12是显示根据本发明的一个实施方案的薄层电阻结果的简化曲 线。如图所示，提供晶片序号1~25的薄层电阻结果。晶片10~14预 非晶注入高能锗，对于晶片10-14薄层电阻大大降低并满足ITRS65nm 节点器件的要求，如图13中所示。
参考图14，举例说明了相对薄层电阻对硼注入深度的简化曲线。如 图所示，在纵轴上提供相对薄层电阻(以Q/sq计的Rs)，在横轴上提供 以lxl018/cm 3的剂量的锗注入深度(以埃计)。如图所示，相对薄层电 阻随着锗注入深度增加而降低。
图14和15是说明根据本发明的一个实施方案的器件性能的简化 图。如图14和15所示，对于图15在纵轴上图示说明阈值电压(Vth)， 在横轴上图示说明驱动电流(例如饱和源极漏极电流IDsat)。图14中 的曲线A是对于具有未预注入锗的LDD区域的器件的阈值电压对驱动 电流的简化曲线。图15中的曲线C是对于具有预注入锗的LDD区域 的器件的阈值电压对驱动电流的简化曲线。如图7和8所示，改进了阈 值电压性能。
尽管以上已经根据具体的实施方案进行了说明，但是可以有其它的 改变、替代方案和变化。也应该理解，本发明中所述的实例和实施方案 仅仅用于说明性目的，本领域技术人员在本发明的启迪下将会知道各种 改变或变化，这些改变或变化也包括在本申请的精神和范围以及所附的 权利要求的范围内。
权利要求
1.一种形成具有超浅轻度掺杂的扩散区的MOS器件的方法，所述方法包括提供包含表面区域的半导体衬底；提供覆盖所述表面区域的栅极介电层；形成覆盖所述栅极介电层一部分的栅极结构；利用所述栅极结构作为掩模，使用锗物质实施第一注入工艺，以在所述半导体衬底中在轻度掺杂的漏极区内形成非晶区；利用所述栅极结构作为掩模，使用P型杂质和碳物质在所述轻度掺杂的漏极区中实施第二注入工艺；在所述轻度掺杂的漏极区中，进行第一热过程以活化所述P型杂质；形成覆盖所述栅极结构一部分的侧壁隔离物；利用所述栅极结构和所述侧壁隔离物作为掩模层，使用第一杂质实施第三注入工艺，以在邻近所述栅极结构的所述半导体衬底的表面区域附近形成有源源极/漏极区；实施第二热过程以活化所述有源源极/漏极区中的所述第一杂质；和其中所述MOS器件的特征在于65nm和更小的线宽。
2. 权利要求l的方法，其中所述半导体衬底可以为单晶硅、硅锗、 或绝缘体上硅(SOI)。
3. 权利要求l的方法，其中使用硼物质提供所述P-型杂质。
4. 权利要求3的方法，其中所述硼物质可包括BF2物质、硼烷、乙 硼烷等。
5. 权利要求l的方法，其中所述锗物质包括以5xl0" 约5xl016 原子/ 112的剂量和以约10keV 约50keV的能量提供的锗烷。
6. 权利要求5的方法，其中所述锗物质改善所述轻度掺杂的漏极 区的薄层电阻性能。
7. 权利要求l的方法，其中所述第二注入工艺包括至少硼物质和 碳物质的共注入。
8. 权利要求7的方法，其中通过烃提供所述碳物质。
9. 权利要求7的方法，其中所述碳物质降低由所述第二注入工艺 所导致的瞬间增强扩散。
10. 权利要求1的方法，其中所述轻度掺杂的漏极区的特征在于500 埃和更小的深度。
11. 权利要求l的方法，其中所述第一热过程是在约800摄氏度 约IOOO摄氏度的温度下提供的峰值退火工艺。
12. 权利要求1的方法，其中所述第一热过程是在约750摄氏度~ 约1000摄氏度的温度下提供的、时间为5秒 15秒的快速热退火(RTA) 工艺。
13. 权利要求l的方法，其中所述第一杂质可以是N-型杂质例如砷、 磷等。
14. 权利要求1的方法，其中所述第一杂质可以是P-型杂质例如硼。
15. 权利要求1的方法，其中所述第二热过程是在700摄氏度~ 1000 摄氏度的温度下提供的、时间为约5秒~约10秒的快速热过程。
全文摘要
本发明涉及利用锗预非晶处理来形成P-型轻度掺杂的漏极区的方法。一种形成具有超浅轻度掺杂的扩散区的MOS器件的方法。该方法包括提供具有表面区域的半导体衬底，提供覆盖表面区域的栅极介电层并形成覆盖栅极介电层一部分的栅极，利用栅极结构作为掩模，用锗物质实施第一注入工艺，以在半导体衬底中在轻度掺杂的漏极区内形成非晶区。
文档编号H01L21/336GK101621006SQ200810040289
公开日2010年1月6日 申请日期2008年7月3日 优先权日2008年7月3日
发明者李家豪 申请人:中芯国际集成电路制造(上海)有限公司