专利名称：使用合并金属层的具有低导通电阻的功率fet的制作方法
技术领域：
本发明涉及高功率场效应晶体管(FET)，且具体地说，涉及一种用于使用额外金属 层来减小此类FET的导通电阻的技术。
背景技术：
一种类型的常规高功率FET是通过以下方式形成的形成长的交替的源极区和漏极 区的行，所述源极区和漏极区由沟道区隔开。栅极上覆在沟道区上。栅极宽度因此非常 大，以形成高电流FET。源极区和漏极区是同一导电类型，且栅极上的阈值电压在源极 与漏极之间形成导电沟道以传导电流。此晶体管是横向FET。窄金属条接触并互连源极 区，且其它金属条接触并互连漏极区。
另一类型的高功率横向FET形成由沟道隔开的源极和漏极区单元，其中栅极上覆在 所述沟道上。每个邻近单元对形成单个晶体管，且所述单元全部通过窄金属条并联连接， 以传导高电流。
高功率FET还可以是使用双扩散的垂直晶体管，其中形成于硅表面中的掺杂区都是 源极区和沟道区，且栅极上的电压使沟道区反转。电流路径于是是垂直的，其中漏极是 硅衬底的下表面。金属层接触所有源极区。另一类型的垂直FET使用垂直栅极。
第5,355,008号美国专利中描述了各种类型的高功率FET，所述专利同样由本发明 人发明，且以引用的方式并入本文中。
在非常高功率的FET (例如传导一安培或更高的FET)中，由于金属层的固有电阻 率的缘故，高电流在上覆在掺杂区上并与掺杂区接触的金属上形成相当大的电压降。尽 管可通过使金属更厚来降低导通电阻，但问题出现在对此厚金属进行掩蔽、蚀刻和钝化 中。另外，可对同一金属层进行图案化，以使形成于同一芯片上的低功率电路的组件互 连以作为高功率FET，且厚金属层将不合需要地增加最小可能线宽度。
一种用于降低导通电阻的解决方案是在第一层金属条(由第一金属层形成)上形成 绝缘层，以及在第一层金属条的多个部分上的绝缘层中形成通孔(小孔)。接着在绝缘 层上且在通孔中形成垂直于窄源极金属条的宽金属源极总线条(由第二金属层形成)， 以提供耦合到每个第一层源极金属条的低电阻。可形成类似的宽漏极金属总线条以接触 第一层漏极金属条。
尽管宽总线条减小了导通电阻，但使总线条较厚的过程中存在显著缺点。首先，对 较厚的金属进行沉积、掩蔽和蚀刻是耗时的。其次，可对第二金属层进行图案化以互连 其它电路，且厚金属层增加了最小可能线宽度。第三，由于高步长的缘故，难以使厚金 属层完全钝化。
形成以穿过绝缘层的通孔连接到下伏金属的额外上覆金属层以进一步减小导通电 阻类似地需要相当多的时间来对金属进行沉积、掩蔽和蚀刻。另外，较小的通孔由于其 较小的横截面面积而引起某一电压降。
需要一种简单的技术来形成上覆在高功率FET上的厚金属导体以传导源极或漏极 电流。
发明内容
在一个实施例中，形成上覆在高功率FET上的相对较薄但较宽的金属总线条，以将 电流传导到源极和漏极窄金属条。在FET的表面上形成钝化层，且对钝化层进行蚀刻以 暴露总线条的几乎整个上表面。接着用非常薄的合适种子层(例如在铜电镀情况下为铜) 来涂覆暴露的总线条。在单个掩蔽步骤之后，接着将非常厚的金属(例如，铜)层镀在 暴露的总线条上。将薄金属总线与厚金属镀层视为被合并。如果只在钝化层中形成通孔， 那么此电镀工艺将不会充分减小导通电阻，因为细总线将只在点处接触，且因此仍携带 晶体管电流。
电镀金属不需要被钝化，因为下伏结构已经受钝化保护，所述金属非常宽，且相邻 金属部分之间的间距也非常宽。
在将芯片切成小块之前，对晶片级(wafer scale)执行电镀工艺。可同时电镀多个
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此技术的额外益处是可在输送晶片期间不对晶片造成任何污染的情况下，由外部卖 主来执行电镀工艺，因为晶片已经被钝化，且不需要回到构造所述晶片的工厂中。
其它技术也可用于将厚金属沉积在暴露的总线条上，例如溅镀、急骤蒸发(flash evaporation)或其它众所周知的技术。此沉积通过较宽的线和间隔(例如，对准或空隙 没有问题)以及此最后一个金属层不需要被钝化而大大简化。
除金属总线之外，此技术还可应用于传导FET电流的金属层。此技术可用于在任何 类型的FET中形成厚顶部金属。
图1是根据本发明一个实施例而形成的横向高功率FET的简化正视图。
图2是沿线2-2的图1的FET的局部横截面图。
图3示意性地说明用以在源极金属总线和漏极金属总线上形成厚金属层以减小导通
电阻的晶片级电镀。
图4是FET上的合并厚金属层的金属图案的另一实施例的正视图。 图5是说明本发明一个实施例中的某些步骤的流程图。 各个图中以同一标号标记的元件可以是相同的。
具体实施例方式
图1说明简化的高功率横向FET 10。在实际横向FET中，将存在更多行交替源极 条和漏极条。图2是沿图1中的线2-2的局部横截面。本发明可应用于任何类型的FET， 且不希望n沟道横向FET的特定实例是限制性的。举例来说，本发明可应用于N沟道 或P沟道蜂窝式FET和垂直FET，例如第5,355,008号美国专利中所描述，所述专利转 让给本受让人，且以引用的方式并入本文中。
在硅衬底的p型层16 (或p型桶)中形成n型源极区12 (图2)和n型漏极区14。 对于p沟道FET，各种导电类型可反向。在沟道区上生长栅极氧化物，且形成掺杂多晶 硅栅极18。栅极18连接到电压源(未图示)以接通和断开晶体管。
接着，在表面上形成第一绝缘层20(例如BPSG),且在绝缘层20中蚀刻接触孔22。
第一金属层(金属1)沉积在表面上，且经蚀刻以形成源极金属24和漏极金属26。 第一金属层还填充接触孔22，以接触源极区12和漏极区14的区域。薄势垒金属(例如 钨合金)可首先形成于暴露的硅上，作为第一金属层(例如，AlSiCu)与硅之间的势垒 层。
金属层l较薄(例如，小于l.O微米)，以简化加工步骤，例如对金属进行沉积、细 线掩蔽和蚀刻，以及允许在所述结构上形成质量绝缘层。金属层1还可经图案化以在同 一芯片上的低功率电路27中使用，且增加的厚度减小了可能的最小线宽度。在无任何 额外金属层的情况下，长、窄且薄的源极金属24和漏极金属26的固有电阻率将在高电 流下形成相当大的电压降，因为源极金属条和漏极金属条只在一端电接触。
氧化物的第二绝缘层28沉积在所述表面上，且经蚀刻以在沿源极金属24和漏极金 属26的各个点上形成通孔30。在图1中，为了简单起见，对于每个源极金属条和漏极 金属条只展示一个通孔30。
接下来，沉积并蚀刻第二金属层(金属2)，以形成垂直于源极金属24和漏极金属 26的相对较宽的源极总线32和漏极总线34 (图2是沿源极总线32切割的)。金属2还
填充通孔30，以使源极金属24与漏极金属26接触。由于其宽度的缘故，总线提供到达 源极金属24和漏极金属26的相对较低电阻的电流路径。第二金属层32必须仍相对较 薄(例如，小于3.0微米)以简化加工步骤(例如对金属进行沉积、掩蔽和蚀刻)，且允 许在所述结构上形成质量绝缘层。还可对金属层2进行图案化以在同一芯片上的低功率 电路中使用，且增加的厚度减小了可在数字/模拟区域中使用的最小线/宽度。
使用以下发明性工艺来减小总线32和34的导通电阻。在整个FET (和其它电路， 如果有的话)的表面上形成第三绝缘层38 (例如氮化物(保护性钝化层))，且通过对第 三绝缘层38进行蚀刻来暴露总线32和34中的每一者上的较大区域。接着，将较厚的 第三金属40(例如，AlCu或AlSiCu)沉积在暴露的总线32和34上，以甚至在FET的 最高电流下也形成非常低电阻的导体。第三金属40的厚度可显著大于3.0微米而不具有 任何缺点，因为第三金属层不用于芯片上的任何其它电路。如果第三金属40是基于铜 的，则其电阻率比用于下伏金属层的基于Al的金属小得多。第三金属40的厚度与材料 的组合大大减小了 FET的电压降。
由于第三金属40较厚且较宽，且由于导体之间存在较大间隔，所以第三金属40不 需要钝化，且钝化是可选的。图1以虚线展示金属40，其大体上对应于氮化物钝化层 38 (图2)中的开口。
可通过电镀、溅镀、急骤蒸发或任何其它沉积技术来形成第三金属40。金也可以是 合适的金属40。
接着，如果有必要的话，在金属40上形成合适的接合垫42，以用于线接合。线接 合可以在沿厚金属40的长度的任何地方。如果希望厚金属40上不具有线接合垫，则用 于界定金属40的掩模可覆盖下伏金属层(例如，铝)的将放置所述垫的区域。在对总 线进行铜镀之后，垫区域接着被暴露，且金线接着可容易接合到铝。此工艺是有利的， 因为将金线接合到铜较困难，且需要执行额外工艺来在铜上形成Au/Ni或Pd/Ni接合垫。 通过不电镀铝总线的区域且稍后将那些区域用作接合垫，来避免若干加工步骤。
在一个实施例中，制造芯片的制造设施是无尘室。所述设施在总线32和34上形成 较宽开口，且在常规铜溅镀工艺中，将薄铜层毯覆式沉积在暴露的总线32和24上以及 晶片上的其它地方。此薄铜层在随后的电镀步骤中充当种子层。接着可将晶片从无尘室 中取出，并输送给外部卖主以执行单个掩蔽步骤来仅使总线32和24的顶部上的薄铜层 暴露，且接着在暴露的铜层上电镀非常厚的铜层(例如，2.5微米到40微米)。接着以 常规工艺移除不在总线32和24上的掩模和薄铜。
在另一实施例中，不执行电镀之前的掩蔽步骤，且将晶片的整个表面电镀在种子层
上。接着，晶片经受化学-机械平坦化(CMP)步骤，其移除总线32和34上除形成于 第三绝缘层38中的沟槽内的铜之外的所有铜。在此情况下，必须使第三绝缘层38较厚。 当使用此CMP方法时，优选的是在将第二绝缘层28形成于总线32和34上之后，也使 晶片表面平坦化。
用于对集成电路进行铜电镀的方法是众所周知的。第6,432,753号、第6，60，600号 和第6,037,258号美国专利中描述了某些铜电镀方法，所述专利以引用的方式并入本文 中。种子和电镀金属还可以是Au。
图3说明用于形成金属40的简化电镀工艺。
将晶片46以及其它类似晶片放置在电解质溶液50中。将铜电极52放置在所述溶 液中，且对铜电极52加偏压，使得铜原子穿过溶液而行进且对暴露的晶片表面进行电 镀。铜电镀的细节是众所周知的，且不需要详细描述。
在形成金属40并形成线接合垫(如果有必要的话)之后，分离电路小片，且封装 芯片(例如，安装在引线框上的芯片和接合到垫42和封装引线的线等)。不需要进一步 的钝化，因为金属40非常坚固。
图4说明与图1中所示的简单水平条不同的金属40与总线的图案。图4是使用本 发明形成的高功率FET芯片58的自顶向下视图。厚金属40在上，其中垫42用于线接 合到封装端子(为了简化，未展示栅极垫)。源极金属24条和漏极金属26条(图1)在 垂直方向上位于图4中的金属40下方。由具有上覆厚金属40的蜿蜒源极总线和漏极总 线组成的蜿蜒合并金属图案在所述条的两个区域处与大多数源极金属条和漏极金属条 电接触，以减小导通电阻。在一个实施例中，图4中的芯片可约为30X30密耳。
在一个实施例中，接合垫42是形成于金属40 (例如，铜)上的Au/Ni或Pd/Ni垫。 在另一实施例中，垫42是尚未电镀有金属40的铝总线的端部。
对于不同类型的FET (例如，蜂窝式、横向、垂直等)，最佳金属40图案可以是不 同的。在垂直FET中，较厚的合并金属40将只接触芯片的上表面上的源极区。垂直FET 中的栅极可以是垂直的或横向的。
在优选实施例中，厚金属40与下伏金属(例如，总线32和34)的上表面面积的至 少百分之25合并，由绝缘层中暴露下伏金属的至少百分之25的较大连续开口确定。在 更优选的实施例中，下伏金属的至少百分之50由厚金属40覆盖。在另一实施例中，下 伏金属的至少百分之75由厚金属40覆盖。金属40的厚度(相对于下伏金属的厚度) 导致金属40携带大部分FET电流以减小导通电阻。在一个实施例中，金属40的厚度至 少是下伏金属层(例如，总线32)的厚度的两倍。
图5是在步骤61到68中总结本文所描述的工艺的自阐释性流程图。 已经详细描述了本发明，所属领域的技术人员将了解，在给定本揭示内容的情况下，
可在不脱离本文所描述的精神和发明性概念的情况下，对本发明作出修改。因此，不希
望本发明的范围限于所说明和描述的特定实施例。
权利要求
1.一种高功率场效应晶体管(FET)，其包括形成于半导体衬底中的掺杂区，其形成源极与漏极的任一组合；第一金属层，其经图案化以电接触所述掺杂区中的至少一些，所述第一金属层携带FET电流；第一绝缘层，其具有第一接触孔，所述第一绝缘层上覆在所述FET的表面上，包含上覆在所述第一金属层上；第二金属层，其上覆在所述第一绝缘层上，且经图案化以通过所述第一接触孔而电接触所述第一金属层，所述第二金属层携带FET电流；第二绝缘层，其在所述第二金属层形成之后上覆在所述FET的所述表面上而形成，所述第二绝缘层中的至少一个开口暴露至少为携带FET电流的所述第二金属层的上表面面积的百分之25的连续部分；以及第三金属层，其实质上比所述第二金属层厚，所述第三金属层形成于所述第二绝缘层中的至少一个开口中，以在所述第二金属层的所述上表面面积的至少百分之25上物理上接触所述第二金属层，所述第三金属层通过相对于所述第二金属层所携带的电流传导大部分FET电流，来减小所述FET的导通电阻。
2. 根据权利要求1所述的FET，其中所述FET是横向晶体管，且所述掺杂区包括源 极区和漏极区。
3. 根据权利要求1所述的FET，其中所述掺杂区布置成条。
4. 根据权利要求1所述的FET，其中所述第三金属层是电镀层。
5. 根据权利要求1所述的FET，其中所述第二金属层形成用于将电流传导到所述第一 金属层的总线。
6. 根据权利要求1所述的FET，其中所述第三金属层的厚度大于2.0微米。
7. 根据权利要求1所述的FET，其中所述第三金属层与所述第二金属层的所述上表面 面积的至少百分之50合并。
8. 根据权利要求1所述的FET，其中所述第三金属层不通过任何蚀刻步骤而图案化。
9. 根据权利要求1所述的FET，其进一步包括位于所述第三金属层上的接合垫，用于 线接合。
10. 根据权利要求1所述的FET，其中所述第三金属层以蜿蜒图案形成。
11. 根据权利要求1所述的FET，其中所述第三金属层形成为一个或一个以上条。
12. 根据权利要求1所述的FET，其中所述第二绝缘层是氮化物钝化层。
13. 根据权利要求1所述的FET，其中所述第一金属层和第二金属层主要是铝，且所述 第三金属层主要是铜。
14. 根据权利要求1所述的FET，其进一步包括位于所述第二金属层上但不位于所述第 三金属层上的接合垫。
15. 根据权利要求1所述的FET，其中所述第三金属层包括主要为第一元素金属的种子 层，以及主要为所述第一元素金属的电镀层。
16. —种用于形成高功率场效应晶体管(FET)的方法，其包括在半导体衬底中形成掺杂区，其形成源极与漏极的任一组合；对第一金属层进行沉积和图案化，以电接触所述掺杂区中的至少一些，所述第一 金属层携带FET电流；形成第一绝缘层，其具有第一接触孔，所述第一绝缘层上覆在所述FET的表面 上，包含上覆在所述第一金属层上；对上覆在所述第一绝缘层上的第二金属层进行沉积和图案化，以通过所述第一接 触孔而电接触所述第一金属层，所述第二金属层携带FET电流；形成第二绝缘层，其在所述第二金属层形成之后上覆在所述FET的所述表面上， 所述第二绝缘层中的至少一个开口暴露至少为携带FET电流的所述第二金属层的 上表面面积的百分之25的连续部分；以及在所述第二绝缘层中的至少一个开口中形成实质上比所述第二金属层厚的第三 金属层，以在所述第二金属层的所述上表面面积的至少百分之25上物理上接触所 述第二金属层，所述第三金属层通过相对于所述第二金属层所携带的电流传导大部 分FET电流，来减小所述FET的导通电阻。
17. 根据权利要求16所述的方法，其中形成所述第三金属层包括在所述第二金属层上 形成主要为第一元素金属的种子层，且接着对主要具有所述第一元素金属的所述种 子层进行电镀。
18. 根据权利要求16所述的方法，其进一步包括通过在所述形成所述第三金属层的步 骤之前掩蔽所述第二金属层在接合垫区域上的区域，且接着在形成所述第三金属层 之后暴露所述接合垫区域，而在所述第二金属层上形成接合垫，但不在所述第三金 属层上形成接合垫。
19. 根据权利要求16所述的方法，其中所述第二金属层形成用于将电流传导到所述第 一金属层的总线。
20. 根据权利要求16所述的方法，其中所述第三金属层的厚度大于2.0微米。
21. 根据权利要求16所述的方法，其中所述第三金属层与所述第二金属层的所述上表 面面积的至少百分之50合并。
22. 根据权利要求16所述的方法，其中不通过任何蚀刻步骤来对所述第三金属层进行 图案化。
23. 根据权利要求16所述的方法，其中以蜿蜒图案形成所述第三金属层。
24. 根据权利要求16所述的方法，其中将所述第三金属层形成为一个或一个以上条。
25. 根据权利要求16所述的方法，其中所述第一金属层和第二金属层主要是铝，且所 述第三金属层主要是铜。
全文摘要
本发明涉及使用合并金属层的具有低导通电阻的功率FET。在本发明的一个实施例中，形成上覆在高功率FET上的相对较薄但较宽的金属总线条，以将电流传导到源极和漏极窄金属条。在所述FET的表面上形成钝化层，且对所述钝化层进行蚀刻以暴露所述总线条的几乎整个上表面。接着，在晶片的表面上形成铜种子层，且形成掩模以只暴露所述总线条上的所述种子层。接着对所述总线条上的所述种子层进行铜或金电镀，以沉积非常厚的金属层，所述金属层有效地与下伏金属层合并，以减小导通电阻。电镀金属由于其厚度和较宽的线/间隔的缘故而不需要被钝化。其它技术也可用于将厚金属沉积在暴露的总线条上。
文档编号H01L23/482GK101339957SQ20081008594
公开日2009年1月7日 申请日期2008年6月6日 优先权日2007年6月6日
发明者里夏德·多兰, 马丁·奥特尔 申请人:麦奎尔有限公司