专利名称：应用hdp淀积的源-体注入阻挡块的器件结构及制造方法
技术领域：
本发明涉及一种半导体功率器件。更具体地，本发明涉及一种通过应用 低掩模数的，并且基于高密度等离子的制造工艺提供的具有厚底沟道氧化的 沟道栅或分裂栅的MOSFET (金属氧化物半导体场效应晶体管)器件的经改 进的新型制造工艺及器件结构。
背景技术：
为了减少半导体功率器件的功耗及提高其开关速度，要求进一步减小栅 电容。通常，在沟道栅MOSFET器件中，通过在沟道栅的沟道底部上形成厚 氧化层实现低栅电容。或者，沟道栅被形成为分裂栅以减小栅电容。但是， 为了在沟道底部上形成厚氧化层或在沟道中形成带有裂隙和互相绝缘的底和 顶栅节段的分裂栅，通常需要附加的工艺步骤。这些附加的工艺步骤可能对 器件产量及成本产生不利影响，并且由于可能在实行更复杂的制造工艺时引 进的潜在误差进一步降低器件可靠性。
因此，在半导体功率器件设计和制造的技术上仍需要在形成功率器件中 提供新型的制造方法和器件结构以使上述问题和限制得到解决。理想的是简 化在沟道栅底部形成厚氧化层的制造工艺。或者，更理想的是简化形成半导 体功率器件的沟道中分裂栅的工艺，从而能够解决技术上的限制。
发明内容
本发明的一个目的是通过应用能够控制目标区域的等离子淀积的新型制 造方法提供一种改进的新型半导体功率器件。该HDP (高密度等离子)淀积 方法能够通过应用沟道底部的厚氧化层的HDP淀积简化该工艺，因此沟道底 部的厚氧化层的形成能够显著简化，故上述技术难题能够得到解决。
尤其是，本发明的另一个目的是通过应用控制预先定义的目标区域中的 绝缘层的HDP淀积技术的新型制造方法提供一种改进的新型半导体功率器件。该新型HDP方法能够同时淀积沟道底部及台面区域的厚氧化层以作为注 入掩模，因此制造半导体功率器件所要求的掩模数得以减少。
本发明的另一个目的是通过应用控制预先定义的目标区域中的绝缘层的 HDP淀积技术的新型制造方法提供一种改进的新型半导体功率器件。该新型 HDP方法能够同时淀积分裂栅的底栅节段顶部及台面区域上的厚氧化层以 作为注入掩模，因此制造带有分裂栅的半导体功率器件所要求的掩模数得以 减少。
概括地说，为达上述目的，本发明提供一种沟道半导体功率器件，该沟 道半导体功率器件包括沟道栅，该沟道栅从半导体衬底的顶表面开口并由源 区域包围，该源区域在漏区域上方的顶表面附近被包围在体区域中，该漏区 域设置在衬底的底表面上。该半导体功率器件进一步包括设置在体区域边上 的台面区域的顶表面上方的注入离子阻挡块，以阻挡体注入离子和源离子进 入台面区域下方的衬底，由此用于制造半导体功率器件的掩模数能够得以减 少。
所述的注入离子阻挡块进一步包括具有大于0.3微米，且最好在0.5 1.5 微米之间的厚度的氧化层。
所述的注入离子阻挡块进一步包括化学气相淀积(CVD)的氧化层。该 CVD氧化可以应用LPCVD (低压化学气相淀积)或PECVD (等离子体增强 化学汽相淀积)设备，采用硅烷和氧气在低压下淀积。也可以应用APCVD (低温常压化学气相沉积)技术淀积该氧化层。
所述的注入离子阻挡块进一步包括热氧化层。热氧化在900°C 1150°C 的温度范围内，用氧气或带有氮气的氧气在常压下或经提高的压力下进行。
所述的注入离子阻挡块进一步包括HDP氧化层。该HDP氧化层通常用 作于STI (Shallow Trench Isolation,浅沟道绝缘)的沟道填充氧化，或在深 亚微米技术的平面化多金属化层的时候用作间隙填充电介质。
所述的沟道半导体功率器件进一步包括HDP淀积的具有大于沟道栅侧 壁上的栅氧化层厚度的、设置在沟道栅的底表面上的厚氧化层。并且，所述 的注入离子阻挡块进一步包括具有大于0.3微米，且最好在0.5 1.5微米之 间的厚度、并与设置在沟道栅底表面上的HDP淀积的厚氧化层同时形成的 HDP氧化层。由于HDP工艺本身导致平整的水平表面上比垂直的侧壁区域或表面上形成更厚的氧化层，因此实现上述要求是完全可能的。
所述的体区域被分离为设置在沟道栅的相对两侧的两个分离的体区域。 所述的体区域构成一个合并的体区域，该体区域从设置在沟道栅的相对
两侧的两个分离的体区域合并，且在该体区域的底部中心附近具有倒V形的
尖顶点。
所述的半导体功率器件进一步包括设置在其顶部的具有多个接触点开口
的绝缘保护层，该接触点开口穿过该保护层打开并延伸到所述体区域，该半 导体功率器件进一步包括设置在每一个接触点开口下方的源/体欧姆接触掺
杂区域，用于提高对于体/源区域的欧姆接触。
所述的体区域构成一个合并的体区域，该区域从设置在沟道栅的相对两
侧的两个分离的体区域合并，且在该体区域的底部中心附近具有倒V形的尖
顶点；其中半导体功率器件具有在倒V形尖顶点附近提供最低击穿电压的结
构，用于在沟道中间附近诱发击穿。
所述的半导体功率器件进一步包括MOSFET器件。 所述的半导体功率器件进一步包括N沟道MOSFET器件。 所述的半导体功率器件进一步包括P沟道MOSFET器件。 所述的半导体功率器件进一步包括一个终端区域，其中的注入离子阻挡
块具有比台面区域上的注入离子阻挡块更大的宽度，用于在该终端区域中分
离所述的体区域并形成浮动的体区域，以在由终端区域中的浮动的体区域包
围的沟道栅中至少形成一个保护环。
所述的半导体功率器件进一步包括一个与场效应晶体管(FET)集成的
肖特基(Schottky) 二极管，该Schottky 二极管包括一个相邻于源区域设置
的、掺杂浓度大于所述体区域的体掺杂区域，该体掺杂区域具有与注入离子
阻挡块基本对齐的区域边界。
所述的沟道栅进一步包括分裂栅(屏蔽栅)，该分裂栅包括由绝缘层覆盖
的下栅节段和位于该绝缘层上方的上栅节段。
所述的沟道栅进一步包括分裂栅(屏蔽栅)，该分裂栅包括由绝缘层覆盖
的下栅节段和位于该绝缘层上方的上栅节段；以及，该沟道栅进一步包括设
置在沟道栅的底表面上的、并具有比衬垫沟道栅侧壁的栅氧化层更大厚度的
厚氧化层。所述的半导体功率器件进一步包括和HDP淀积的厚氧化层一样的、设置 在沟道栅底部的厚氧化层，并且所述的注入离子阻挡块进一步包括与设置在 沟道栅底部的厚氧化层同时形成的HDP淀积的氧化层。
本发明进一步提供了一种制造沟道半导体功率器件的方法。该方法包括 从半导体衬底的顶表面打开多个沟道并且在沟道的侧壁和底表面上形成栅绝 缘层的步骤。该方法进一步包括在台面区域的顶表面上方距所述沟道一定距 离之处形成用于阻挡体注入离子和源离子进入台面下方衬底的注入离子阻挡 块的步骤，由此用于制造半导体功率器件的掩模数能够得以减少。
所述的形成注入离子阻挡块的步骤进一步包括在台面区域中形成具有 大于0.3微米，最好在0.5 1.5微米之间的厚度的氧化层的步骤。
所述的形成注入离子阻挡块的步骤进一步包括应用CVD形成台面区 域中的氧化层的步骤。该CVD氧化可以应用LPCVD或PECVD设备，采用 硅垸和氧气在低压下淀积；也可以应用APCVD技术淀积该氧化层。
所述的形成注入离子阻挡块的步骤进一步包括应用热氧化形成台面区 域中的氧化层的步骤。热氧化可以在90(TC 1150'C温度范围内，采用氧气 或带有氮气的氧气在常压下或经提高的压力下进行。
所述的形成注入离子阻挡块的步骤进一步包括:应用HDP淀积工艺淀积 台面区域中的氧化层的步骤。该HDP氧化通常用作用于STI的沟道填充氧化， 或在深亚微米技术的平面化多金属化层的时候用作间隙填充电介质。
本方法进一步包括:应用HDP淀积工艺在沟道栅的底表面上淀积具有大 于衬垫沟道栅侧壁的栅氧化层厚度的厚氧化层的步骤。并且，该方法进一步 包括应用在沟道底表面上淀积厚氧化层的HDP淀积工艺同时形成注入离子 阻挡块的另一个步骤，以形成作为台面区域中的注入离子阻挡块，并具有大 于0.3微米、最好在0.5 1.5微米之间的厚度的HDP氧化层。由于HDP工 艺本身导致平整的水平表面上比垂直的侧壁区域或表面上形成更厚的氧化 层，因此实现上述要求是完全可能的。
本方法进一步包括以所述的注入离子阻挡块对台面区域进行阻挡，将 体离子注入到半导体衬底中，并将该体离子扩散到被分离设置在所述沟道的 相对两侧的两个分离的体区域的体区域中的步骤。
本方法进一步包括以所述的注入离子阻挡块对台面区域进行阻挡，将体离子注入到半导体衬底中，并将该体离子扩散到把设置在所述沟道栅的相
对两侧的两个分离的体区域合并的，且在其底部中心附近具有倒V形尖顶点
的合并体区域中的步骤。
本方法进一步包括在半导体功率器件的顶部形成绝缘保护层，并穿过 该保护层打开多个接触点开口并将其延伸到所述体区域的步骤。该方法进一 步包括注入源/体欧姆接触掺杂以形成每一个接触点开口下方的源/体欧姆接 触掺杂区域，用以提高对于体/源区域的欧姆接触的步骤。
本方法进一步包括以所述的注入离子阻挡块对台面区域进行阻挡，将 体离子注入到半导体衬底中，并将该体离子扩散到把设置在所述沟道栅的相 对两侧的两个分离的体区域合并的，且在其底部中心附近具有倒V形尖顶点 的合并体区域中的步骤。并且该方法进一步包括构造在倒V形尖顶点附近 具有最低的击穿电压，用以在所述体区域底部附近诱发击穿的半导体功率器 件的另一个步骤。
通过下文结合各个附图对优选实施例的详尽叙述，本发明的上述及其他 目的和优点对于本技术领域的普通技术人员无疑将是显而易见的。
图1A 图1G显示了应用新型HDP工艺，使用低掩模数的掩模来形成 本发明的沟道MOSFET器件的制造工艺的剖面图2是本发明中显示图l所示的MOSFET器件的终端区域中的保护环结 构的剖面图3A 图3C显示了应用新型HDP工艺，使用低掩模数的掩模来形成 本发明中带有厚氧化层和埋设了肖特基FET的沟道MOSFET器件的制造工 艺的剖面图4A 图4E显示了应用新型HDP工艺，使用低掩模数的掩模来形成 本发明中带有分裂栅和沟道底部厚氧化层的沟道MOSFET器件的制造工艺 的剖面图5A 图5E显示了应用新型HDP工艺，使用低掩模数的掩模来形成 本发明中带有分裂栅的沟道MOSFET器件的制造工艺的剖面图6A 图6C显示了应用新型HDP工艺，使用低掩模数的掩模和MOSFET器件中台面区域上的注入离子阻挡块来形成本发明的沟道 MOSFET器件的制造工艺的剖面图。
具体实施例方式
下文将参考结合附图1 附图6对本发明进行详尽叙述。
参考作为说明本发明新型的沟道MOSFET器件的制造工艺的剖面图的 图1A 图1G。图1A中，首先用第一掩模(图中未显示)在半导体衬底105 上支撑的外延层110中打开多个沟道108。然后，用HDP氧化方法形成沟道 底部的厚氧化层115和沟道侧壁上的较薄氧化层119及衬底顶表面上的较厚 氧化层120。图1B中，实行氧化湿刻蚀以刻去包围沟道108的侧壁的较薄氧 化层119以及沟道108附近的厚氧化层120的一部分，仅留下台面区域中的 厚氧化层120及沟道底部的较厚氧化层115。然后，图1C中，通过热氧化形 成栅氧化层125，接着向沟道108填充多晶硅并进行反刻，以在沟道中形成 多晶硅栅130。或者，可以通过淀积形成栅氧化125，最好在低压下700 900 "C的温度范围内混合二氯甲硅烷和氧气，应用HTO (高温氧化)技术在沟道 侧壁上产生保形氧化淀积层，以及形成其余的HDP氧化。栅氧化厚度可以在 100A 1500A的范围内或更大，取决于晶体管所要求的栅-源额定电压。
图1D中进行体注入，接着进行扩散操作以将体区域135推进到外延层 110中。或者，可以在形成栅氧化层125之前将台面顶部的氧化区域120和 沟道底部的氧化区域115用作掩模以角度和旋转注入实行所述体注入。后一 种方法的一个优点在于所述体区域不需要像前一种方法推进得那样远，因此， 横向扩散较小，体区域能够做得较狭窄，这样，电路单元能够排列得更紧密。 然后进行源注入，接着是源区域推进操作以形成源区域140。如图1D所示， 通过设置在台面区域中的较厚氧化层120，在实行体注入和源注入时不需要 注入掩模，这样就实现制造工艺的简化和成本的节省。
在一个实施例中，厚氧化层120阻挡体注入，因此厚氧化层120的每一 侧下方的两个体区域在扩散之后被完全分离(图中未显示)；在另一个实施例 中，扩散之后两个体区域合并到一起，在两个沟道的合并区域的中点附近形 成倒V形的外形，如图1D中所示。倒V形尖顶点的垂直位置可以通过调节 台面宽度，注入能量和扩散深度小心地控制。图1E中，在顶表面上淀积例如LTO氧化层(低温氧化层)和BPSG氧 化层(硼磷氧化层)的绝缘层145。图IF中，应用第三掩模(未显示)分别 打开多个源接触点开口 150-S和栅接触点开口 150-G。接着进行P+接触点区 域155的注入并在高温下将其激活以穿过层145形成源/体金属欧姆接触及栅 金属欧姆接触。然后，图1G中，随着金属层的淀积及顶表面的图形化以形 成源金属160-S和栅衬垫区160-G以及用于对MOSFET器件100的漏连接 170的背面金属接触点，完成全部制造工艺。
通过上文所述的MOSFET 100提供了一种改进的新型制造工艺，该 MOSFET 100在沟道栅的底部具有较厚氧化层并且仅用三个掩模制造。该 MOSFET进一步具有一种新颖的结构，其中沟道栅底部的厚氧化层115由 HDP氧化形成为台面区域中的HDP氧化层120。通过控制台面宽度，体深度 及P+接触点注入区域155，可以在P+接触点注入区域155和倒V形尖顶点 之间产生高电场，因此将在其他区域达到击穿电压之前发生该区域的击穿。
参考图2，其显示本发明中图l所示的MOSFET器件的终端区域中的保 护环结构的剖面图。为了形成承受较高电压的保护环的目的，终端区域中的 沟道130'之间的间隔被加大而在沟道栅130'之间具有较宽的间隔，因此体 区域135'形成为如图所示的分离的浮动区域，从而提供保护环的保护功能。 如果必须，则可以应用分离掩模阻挡n+注入进入保护环区域，但这样将使制 造带有保护环的MOSFET器件要求的掩模数增加到四个，与没有n+区域140 的图2不同。
参考作为说明应用新型HDP工艺形成本发明的带有沟道栅底部的厚氧 化层及埋设的Schottky二极管的沟道MOSFET器件的制造工艺的剖面图的图 3A 3C。该新方法能用低掩模数的掩模来制造这样的器件。参考图1A 图 1D所示的使用第一掩模完成如图3A所示的部分器件的制造工艺的工艺步 骤。仅有的不同是，图3A中的体区域135形成为分离的体区域而不是如图 1D中所示的被合并到一起的体区域。图3B中，第二掩模123被用作接触点 阻挡掩模用于后移HDP表面氧化层120，接着是P+接触点注入以形成接触 点注入区域148。
该制造工艺首先去除接触点阻挡掩模123和LTO/BPSG绝缘层的淀积， 然后将第三掩模用作接触点掩模穿过绝缘层打开金属接触点开口。 BPSG回流之后，淀积Schottky屏障170及其后的金属层160并将其图形化为源区和 栅区，如上文所述及如图1E 图1G所示。因此，用四个掩模完成如图3C 所示的最后结构，该结构在每个电路单元中具有MPS (Merged PIN/Schottky) 或JBS (junction barrier schottky)整流器。具体地，Schottky屏障层170， P 体区域135和分离的P体区域之间的N外延区域构成MPS/JBS，极大地减小 了反导电模式的MOSFET体二极管上的电压降。
参考作为说明应用新型HDP工艺用低掩模数的掩模形成本发明的带有 分裂栅和沟道底部的厚氧化层的沟道MOSFET器件的制造工艺的剖面图的 图4A 4E。图4A中，首先用第一掩模(未显示)在半导体衬底205上支撑 的外延层210中打开多个沟道208。然后，用氧化层的HDP淀积形成沟道底 部的厚氧化层215及衬底顶表面上的较薄氧化层219和较厚氧化层220。图 4B中，实行多晶硅栅的淀积及多晶硅的反刻以形成沟道208底部的栅225 的底部节段。图4C中，实行氧化层的第二 HDP淀积以在第一 HDP氧化层 215和第一栅节段225的顶部淀积第二氧化层230。图4D中，实行氧化层刻 蚀以刻去部分氧化层230及包围沟道208的侧壁的较薄氧化层219的上部。 该氧化层刻蚀也去除第二HDP层230及沟道208附近的一部分厚氧化层220， 仅留下台面区域中的厚氧化层220和底部栅节段顶部的厚第二 HDP氧化层 230。图4E中，通过淀积第二多晶硅层240，并接着通过多晶硅反刻形成分 离栅，以在通过第二 HDP氧化淀积工艺过程中形成的中间多晶硅绝缘层230 的顶部形成上栅节段240。形成分离栅之后，根据如图1D 图1G所示的步 骤进行MOSFET的其他制造工艺过程。
参考作为说明应用新型HDP工艺用低掩模数的掩模形成本发明的带有 分裂栅的沟道MOSFET器件的制造工艺的剖面图的图5A 5E。该制造工艺 与图4A 图4E所述的工艺相似。仅有的不同如图5A和图5B所示，其中厚 度均匀的正常的热氧化层215'形成在沟道底部，而不是如图4A和图4B中 所示的HDP氧化淀积形成厚沟道底部氧化215。如图5C 图5E所示的其余 的工艺步骤与图4C 图4E所示的步骤基本相同，仅有的不同在于台面区域 中的厚氧化层230仅通过HDP氧化淀积形成，因为与图4A 图4E所示的 工艺不同，仅有一个HDP氧化淀积过程。因此，可以用低掩模数的掩模利用 在不同的目标区域形成不同厚度的氧化层的HDP氧化淀积工艺的优点制造带有分裂栅的MOSFET器件。
减少MOSFET制造工艺中的掩模数的目标也可以用常规的热氧化工艺 或CVD淀积实现。图6A 图6C说明了这样的工艺。图6A中，通过热氧化 或CVD淀积生长厚氧化层620，该厚氧化层620被用作硬掩模，通过应用该 沟道掩模在衬底605上的外延层610中刻蚀沟道608。图6B中，实行氧化后 移刻蚀以去除形成源/体注入阻挡的沟道附近的氧化层。然后在进行体注入和 源注入之前遵循标准工艺在沟道内形成栅以形成分裂栅或正常栅。或者，体 注入和源注入可以在栅形成之前实行，用光刻胶630填充沟道以阻挡源体注 入进入沟道底部，如图6C所示。然后通过正常的制造工艺完成该器件。
上文虽然按照了优选实施例对本发明进行了叙述，但应该理解的是，本 文所披露的内容不应被解释为限制。通过上文的叙述，各种替代及修改对于 本技术领域的熟练人员无疑将是显而易见的。因此，权利要求将涵盖落入本 发明的真实精神和范围内的所有替代和修改。
权利要求
1. 一种沟道半导体功率器件，其特征在于，该沟道半导体功率器件包括沟道栅，该沟道栅从半导体衬底的顶表面开口并由源区域包围，该源区域在漏区域上方的顶表面附近被包围在体区域中，该漏区域设置在衬底的底表面上，其中该半导体功率器件进一步包括设置在所述体区域边上的台面区域顶表面上方的注入离子阻挡块，该注入离子阻挡块具有基本阻挡体注入离子进入所述台面区域下方衬底的厚度，由此用于制造所述半导体功率器件的掩模数能够得以减少。
2. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的注入离子 阻挡块进一步包括具有大于0.3微米厚度的氧化层。
3. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的注入离子 阻挡块进一步包括化学气相淀积的氧化层。
4. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的注入离子 阻挡块进一步包括热氧化层。
5. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的注入离子 阻挡块进一步包括高密度等离子氧化层。
6. 如权利要求1所述的沟道半导体功率器件，其特征在于，该沟道半导体功 率器件进一步包括由高密度等离子淀积的，具有大于衬垫沟道栅侧壁的栅氧化层厚度的， 并设置在所述沟道栅的底表面上的厚氧化层；以及所述的注入离子阻挡块进一步包括具有大于0.3微米厚度的，并与设置 在所述沟道栅底表面上的高密度等离子淀积的厚氧化层同时形成的高密度等 离子氧化层。
7. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的体区域被 分离为设置在所述沟道栅的相对两侧的两个分离的体区域。
8. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的体区域构 成一个合并的体区域，该体区域从设置在所述沟道栅的相对两侧的两个分离 的体区域合并，以及在所述体区域的底部中心附近具有倒V形的尖顶点。
9. 如权利要求1所述的沟道半导体功率器件，其特征在于，该沟道半导体功 率器件进一步包括在所述半导体功率器件的顶部设置的具有多个接触点开口的绝缘保护 层，该接触点开口穿过该保护层打开并延伸到所述体区域；所述半导体功率 器件进一步包括设置在每一个接触点开口下方的源/体欧姆接触掺杂区域，用 于提高对于体/源区域的欧姆接触。
10. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的体区域 构成一个合并的体区域，该区域从设置在所述沟道栅的相对两侧的两个分离 的体区域合并，以及在所述体区域的底部中心附近具有倒V形的尖顶点；其 中所述半导体功率器件具有在所述倒V形尖顶点附近提供最低的击穿电压的 结构，用于在所述体区域的底部附近诱发击穿。
11. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的半导体 功率器件进一步包括金属氧化物半导体场效应晶体管器件。
12. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的半导体 功率器件进一步包括N沟道金属氧化物半导体场效应晶体管器件。
13. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的半导体 功率器件进一步包括P沟道金属氧化物半导体场效应晶体管器件。
14. 如权利要求1所述的沟道半导体功率器件，其特征在于，该沟道半导体功率器件进一步包括终端区域，其中所述的注入离子阻挡块具有比所述台面区域上的注入离 子阻挡块更大的宽度，用于在所述终端区域中分离所述体区域，并形成浮动 的体区域，以在由所述终端区域中的所述浮动的体区域包围的沟道栅中至少 形成一个保护环。
15. 如权利要求1所述的沟道半导体功率器件，其特征在于，该半导体功率 器件进一步包括集成的肖特基场效应晶体管，其包括相邻于所述源区域设置的掺杂浓度 大于所述体区域的体掺杂区域，所述的体掺杂区域具有与所述注入离子阻挡 块基本对齐的区域边界。
16. 如权利要求1所述的沟道半导体功率器件，其特征在于，所述的沟道栅 进一步包括分裂栅，该分裂栅包括由绝缘层覆盖的下栅节段，以及处于该绝 缘层上方的上栅节段。
17. 如权利要求1所述的沟道半导体功率器件，其特征在于，其中 所述的沟道栅进一步包括分裂栅，该分裂栅包括由绝缘层覆盖的下栅节段，以及处于该绝缘层上方的上栅节段；以及所述的沟道栅进一步包括设置在所述沟道栅底表面上的，并具有比衬垫 沟道栅侧壁的栅氧化层更大厚度的厚氧化层。
18. 如权利要求17所述的沟道半导体功率器件，其特征在于，设置在所述的 沟道栅底部的厚氧化层为高密度等离子淀积的厚氧化层；并且所述的注入离 子阻挡块进一步包括与设置在所述沟道栅底部的厚氧化层同时形成的高密度 等离子淀积的氧化层。
19. 一种沟道半导体功率器件，其特征在于，该沟道半导体功率器件包括设置在沟道栅底表面上的，并具有大于衬垫沟道栅侧壁的栅氧化层厚度的，高密度等离子淀积的厚氧化层；和注入离子阻挡块，其包括与设置在所述沟道栅底表面上的高密度等离子淀积的厚氧化层同时形成的，并具有大于0.3微米厚度的高密度等离子氧化 层。
20. —种制造沟道半导体功率器件的方法，其特征在于，该方法包括从半导体衬底的顶表面打开多个沟道，并且在所述沟道的侧壁和底表面上形成栅绝缘层；和在台面区域的所述顶表面上方距所述沟道一定距离之处形成用于阻挡体 注入离子和源离子进入台面下方的衬底的注入离子阻挡块，由此用于制造所 述半导体功率器件的掩模数能够得以减少。
21. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，形 成所述的注入离子阻挡块的步骤，进一步包括在所述台面区域中形成具有大 于0.3微米厚度的氧化层的步骤。
22. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，形 成所述的注入离子阻挡块的步骤，进一步包括应用化学气相淀积形成氧化层 的步骤。
23. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，形 成所述的注入离子阻挡块的步骤，进一步包括应用热氧化形成氧化层的步骤。
24. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，形 成所述的注入离子阻挡块的步骤，进一步包括应用高密度等离子淀积工艺淀 积台面区域中的氧化层的步骤。
25. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括应用高密度等离子淀积工艺在所述沟道栅的底表面上淀积具有大于衬垫 沟道栅侧壁的栅氧化层厚度的厚氧化层；和应用所述的高密度等离子淀积工艺在所述沟道底表面上淀积厚氧化层的 同时，形成注入离子阻挡块，以形成作为台面区域中的注入离子阻挡块，且具有大于0.3微米厚度的高密度等离子氧化层。
26. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括以所述的注入离子阻挡块对台面区域进行阻挡，将体离子注入到所述半 导体衬底中；并将所述体离子扩散到体区域中，该体区域是被分离设置在沟 道相对两侧的两个分离体区域。
27. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括以所述的注入离子阻挡块对台面区域进行阻挡，将体离子注入到所述半 导体衬底中；并将所述体离子扩散到一合并体区域中，该合并体区域是由设 置在所述沟道栅的相对两侧的两个分离体区域合并的，其底部中心附近具有 倒V形的尖顶点。
28. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括在所述半导体功率器件的顶部形成绝缘保护层，穿过该保护层打开多个 接触点开口并将其延伸到体区域；和注入源/体欧姆接触掺杂以在每一个所述接触点开口下方形成源/体欧姆 接触掺杂区域，用以提高对于体/源区域的欧姆接触。
29. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括以所述的注入离子阻挡块对台面区域进行阻挡，将体离子注入到所述半 导体衬底中；并将所述体离子扩散到一合并体区域中，该合并体区域是由设 置在所述沟道栅的相对两侧的两个分离体区域合并的，其底部中心附近具有 倒V形的尖顶点；构造所述的半导体功率器件，其在所述的倒v形尖顶点附近具有最低的击穿电压，用以在所述体区域底部附近诱发击穿。
30. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该方法进一步包括制造金属氧化物半导体场效应晶体管器件，作为所述的半 导体功率器件。
31. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括制造N沟道金属氧化物半导体场效应晶体管器件，作为所 述的半导体功率器件。
32. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括制造P沟道金属氧化物半导体场效应晶体管器件，作为所 述的半导体功率器件。
33. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括在终端区域形成宽度大于台面区域上的注入离子阻挡块的注入离子阻挡 块，用以分离体离子注入区域以在所述终端区域中形成浮动的体区域，因此 在所述终端区域中由所述浮动的体区域包围的沟道中至少形成一个保护环。
34. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该方法进一步包括以所述的台面区域上的注入离子阻挡块，注入和扩散体离子和源离子，以形成包围所述沟道的体区域和源区域；和刻蚀所述注入离子阻挡块的一部分，用于以比所述体区域更高的掺杂浓 度注入体掺杂离子，以在所述源区域和所述体区域之间形成高浓度掺杂区域， 从而形成集成的肖特基场效应晶体管。
35. 如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该方法进一步包括-在每个所述沟道中形成作为分裂栅的沟道栅，该分裂栅包括由绝缘层覆 盖的下栅节段和位于所述绝缘层上方的上栅节段。
36.如权利要求20所述的制造沟道半导体功率器件的方法，其特征在于，该 方法进一步包括应用高密度等离子淀积工艺在所述沟道的底表面上形成厚氧化层的同 时，形成注入离子阻挡块的高密度等离子氧化层，并在每个所述沟道中形成 分裂栅。
全文摘要
本发明涉及一种半导体功率器件。该沟道半导体功率器件包括沟道栅，该沟道栅从半导体衬底的顶表面开口并由源区域包围，该源区域在漏区域上方的顶表面附近被包围在体区域中，该漏区域设置在衬底的底表面上。该半导体功率器件进一步包括设置在体区域边上的台面区域的顶表面上方，并具有基本大于0.3微米厚度的注入离子阻挡块，用以阻挡体注入离子和源离子进入台面区域下方的衬底，由此用于制造半导体功率器件的掩模数能够得以减少。
文档编号H01L21/336GK101299436SQ20081008826
公开日2008年11月5日 申请日期2008年4月29日 优先权日2007年4月30日
发明者安荷·叭剌, 弗兰茨娃·赫尔伯特, 戴嵩山, 雷燮光 申请人:万国半导体股份有限公司