导电结构、包括导电结构的非易失性存储器件及其制造方法

专利名称：导电结构、包括导电结构的非易失性存储器件及其制造方法
导电结构、包括导电结构的非易失性存储器件及其制造方法 相关申请的交叉引用
本申请涉及根据35U.S.CS119要求于2007年5月3日向韩国知 识产权局(KIPO)提交的韩国专利申请No. 2007-43216，并要求其优先 权，将其全部内容作为参考而结合与此。
背景技术：
本发明涉及半导体器件内的导电结构及其制造方法，更具体言之， 涉及具有导电层图案及接触插塞的导电结构及其制造方法。
半导体(集成电路)存储器件一般需要在保持高性能的同时具有 更高的集成度。因此，半导体存储器件内导电层图案例如位线、字线 等的宽度，以及导电层图案的间隔通常在减小。
半导体存储器件内的位线具有低电阻和窄间距。这里，间距可以 相当于从位线一端到相邻位线一端的宽度。为减小位线电阻，可增加 位线高度。另外，为减小位线间距，可减小位线间的间隔。
但是，当位线的高度高且间距窄时，相邻位线间的负载电容将显 著增加。这会使半导体存储器件的操作特性恶化。在NAND闪存器件 中的位线之间的干扰将造成一些问题，这些问题将在以下被进一步地 说明。
在NAND闪存器件中，字线沿x方向彼此平行布置。每一字线可 以形成单个单位单元。在单个串中包含十六个或三十二个字线。在串
的两端提供单元选择线和接地选择线。公共源极线电可被电连接至与 接地选择线相邻的半导体衬底中的杂质区。此外，位线结构可被电耦合至与单元选择线相邻的半导体衬底中的杂质区。位线结构包括与字 线基本垂直的位线，和连接在位线与半导体衬底之间的接触插塞。
虽然选定的位线通常从相邻位线电隔离开，但在相邻位线之间会 产生寄生交互电容，尤其当相邻位线之间间隔非常窄时更是如此。交 互电容会增加相邻位线之间的电容，导致感应时间延长。感应时间可 以相应于用于在读取数据时感应位线电压变化、在缓冲电路中存储所 感应到的电压变化、以及改变锁存电路中的数据时的位线电压变化持 续时间。当感应时间太长时，闪存器件操作速度会慢得令人难以接受。
在选定单元内编程数据可能需要向与所选定的单元对应的位线施 加高电压。但是，由此，由于施加到所选定的位线上电压的影响，相 邻位线的电压会稍微增大，并且可能不再保持在浮置状态。因此，可 能会在未选定的单元的浮栅电极内编入不希望有的数据。

发明内容
本发明实施例提供集成电路器件内的一种导电结构，该导电结构 包括集成电路衬底和位于该衬底上的第一导电层图案。第二导电层图 案位于所述衬底上，该第二导电层图案在各个第一导电层图案之间延 伸。相邻的第一和第二导电层图案相对于衬底位于不同水平面上，以 减小它们之间的寄生电容。
在其它实施例中，第一层间绝缘层位于衬底上，其中第一导电层 图案位于第一层间绝缘层上以及绝缘构件覆盖第一导电层图案。绝缘 构件在第一导电层图案之间限定出凹口 。第二导电层图案位于凹口内。 第二导电层图案比第一导电层图案的下表面高的下表面，以提供不同 的水平面。绝缘构件可以是氮氧化硅、氮化硅和/或氧化硅。
在进一步的实施例中，间隙壁与第一导电层图案的侧壁接触，间 隙壁具有比第一导电层图案的上表面高的上表面。第一导电层图案和
9第二导电层图案可以具有上宽度和下宽度，下宽度比上宽度窄。
在其它实施例中，存储器件单位单元的底层结构位于导电层图案 下的衬底上。底层结构包括隧道氧化物层、电荷存储图案、介质层和 控制栅。蚀刻停止层图案可位于第一层间绝缘层上。绝缘构件可以包 括位于第一导电层图案上表面的第一绝缘层图案和位于第一绝缘层图 案上并在相邻的第一导电层图案间延伸以在其间限定凹口的第二绝缘 层图案。
在进一步的实施例中，非易失性存储器件包括前述的导电结构。 非易失性存储器件包括衬底内的第一区和第二区。第一层间绝缘层和 绝缘构件在衬底的第一区和第二区上，且第一和第二导电层图案位于 衬底第一区内。单位单元在衬底第一区上。单位单元包括具有隧道氧 化物层、电荷存储图案、介质层和控制栅的相关栅结构。第二层间绝 缘层在第一区内的第二导电层图案以及第二区内的绝缘构件上。第一 接触插塞延伸穿过第二层间绝缘层、绝缘构件、第一导电层图案和第 一层间绝缘层以接触衬底。第一接触插塞电连接至第一导电层图案。 第二接触插塞延伸穿过第二层间绝缘层、绝缘构件、第二导电层图案 和第一层间绝缘层以接触衬底。第二接触插塞电连接至第二导电层图 案。第一虚设图案和第二虚设图案可位于第二区内的第一层间绝缘层 上。
在其它实施例中，绝缘构件包括位于第一导电层图案上表面的第
一绝缘层图案和位于第一绝缘层图案上并在相邻的第一导电层图案间 延伸以在其间限定凹口的第二绝缘层。第一绝缘层图案不在第二区内，
且第二绝缘层延伸入第二区。
在更进一步的实施例中，形成导电结构的方法包括在衬底上形成 第一层间绝缘层以及在第一层间绝缘层上形成第一导电层图案。形成 绝缘构件，使其覆盖第一导电层图案并在相邻的第一导电层图案间限定凹口。第二导电层图案形成在绝缘构件的凹口内。第二导电层图案 具有比第一导电层图案的下表面高的下表面，这样相邻的第一和第二 导电层图案相对于衬底位于不同的水平面上，以减小它们之间的寄生 电容。
在其它实施例中，形成第一导电层图案包括于第一层间绝缘层上 形成牺牲层图案。牺牲层图案之间的间隙用第一导电层填充。部分移 除第一导电层以在牺牲层图案之间的间隙内形成第一导电层图案。在 每一牺牲层图案的侧壁上形成间隙壁。在部分移除第一导电层后移除 牺牲层图案。
在进一步的实施例中，形成绝缘构件包括于第一导电层图案和第 一层间绝缘层上形成第一绝缘层。部分刻蚀第一绝缘层，直到第一层 间绝缘层上的部分第一绝缘层被移除以形成第一绝缘层图案。于第一 层间绝缘层和第一绝缘层图案上形成第二绝缘层。第一绝缘层图案可 能在每个第一导电层图案侧壁上具有的间隙壁形状。
在其它实施例中，形成第二导电层图案包括于绝缘构件上形成填 充绝缘构件凹口的第二导电层，并部分移除第二导电层以在凹口内形 成第二导电层图案。于第一层间绝缘层上形成刻蚀停止层。
在更进一步的实施例中，非易失性存储器件结构的制造方法包括 提供具有第一区和第二区的衬底，以及在衬底的第一区上形成单位单
元，每一单位单元包括隧道氧化物层、电荷存储图案、介质层和控制 栅。第一层间绝缘层形成在衬底的第一区和第二区上。第一导电层图 案形成于第一区内的第一层间绝缘层上。形成绝缘构件，使其覆盖第 一区内的第一导电层图案。绝缘构件在相邻的第一导电层图案之间限 定出凹口。第二导电层图案形成于绝缘构件的凹口内。第二导电层图 案具有比第一导电层图案的下表面高的下表面。第二层间绝缘层形成
于第一区内的第二导电层图案及第二区内的绝缘构件上。部分刻蚀第二层间绝缘层、绝缘构件、第一层间绝缘层、第一导电层图案和第二 导电层图案，直到暴露出衬底的上表面以形成开口。用导电材料填充 开口以形成第一接触插塞和第二接触插塞，第一接触插塞电连接至第 一导电层图案并接触衬底，且第二接触插塞电连接至第二导电层图案 并接触衬底。
在其它实施例中，形成第一导电层图案包括于第一区和第二区内 的第一层间绝缘层上形成牺牲层。部分刻蚀第一区内的牺牲层以形成 牺牲层图案。在第一区的牺牲层图案之间的间隙内和第二区上的牺牲 层上形成第一导电层。部分移除第二区内的第一导电层，以在牺牲层 图案之间的间隙内形成第一导电层图案。
在进一步的实施例中，形成绝缘构件包括于第一导电层图案和第 一层间绝缘层上形成第一绝缘层，第一绝缘层填充第二区内的第一导 电层图案之间的间隙。部分蚀刻第一绝缘层，直到第一层间绝缘层上 的部分第一绝缘层被移除以形成第一绝缘层图案。在第一层间绝缘层 和第一绝缘层图案上形成第二绝缘层。可以在第一层间绝缘层上形成 刻蚀停止层。在形成第一导电层图案之前，可在第二区内的第一虚设 图案和第一导电层图案两侧形成间隙壁。
在其它实施例中，形成第一虚设图案和间隙壁包括于第一区和第
二区内的第一层间绝缘层上形成牺牲层图案。第一绝缘层形成于牺牲
层图案上，该第一绝缘层填充第二区内的牺牲层图案之间的间隙。各
向异性刻蚀第一绝缘层，以在第二区内的牺牲层图案之间形成第一虚
设图案，以及在第一区内的牺牲层图案侧壁上形成间隙壁。形成第一 导电层图案可包括形成填充第一区内间隙壁之间间隙的第一导电层，
并部分移除第一导电层以在间隙壁之间的间隙内形成第一导电层图 案。


从下文给出的详细说明以及仅用于示例而非限制本发明的附图， 可以更充分地理解本发明，其中
图1是显示根据本发明一些实施例的导电结构的截面示意图。 图2至8是显示形成图1的导电结构的方法的截面示意图。 图9是显示根据本发明一些实施例的闪存器件的截面示意图。 图IO是显示图9的闪存器件的单元区域的透视示意图。
图11至21是显示根据一些实施例的制造图9和IO的闪存器件的
方法的截面示意图。
图22是显示根据本发明进一步的实施例的闪存器件的外围电路区 域的截面示意图；以及
图23至27是显示根据本发明一些实施例的制造图22的闪存器件 的方法的截面示意图。
具体实施例方式
下文参考附图更充分地说明本发明，附图示出本发明的实施例。 但是，本发明可以多种不同形式实施，不应理解为局限于这里列出的 实施例。相反，提供这些实施例是用来使本公开更彻底和完整，将发 明范围充分传达给本领域技术人员。图中，为清楚起见，层和区域的 尺寸及相对尺寸可能经过放大。
应理解，当一元件或层被称为"在上面"、"连接至"或"耦合 至"另一元件或层，它可以直接在上面、连接至或耦合至另一元件或 层，或者可以有中间元件或层。相反，当一元件称为"直接在上面"、 "直接连接至"或"直接耦合至"另一元件或层时，无中间元件或层。
全文中相同的参考数字表示相似的元件。如这里所用，术语"和/或" 包括一个或多个相关列举项的任意一个和所有组合。
应理解，虽然这里使用术语第一、第二等描述各种元件、组件、 区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这 些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因此，在不脱离本发明教示的情况下， 下面描述的第一元件、组件、区域、层或部分可被称作第二元件、组 件、区域、层或部分。
出于简化说明的目的，空间相关的术语，如"下方"、"下面"、 "下部"、"上面"和"上方"及类似词，可被在此用以描述图示中 一个元件或特征与另一元件或特征的关系。应理解，空间相关的术语 意在包含图示方位以外的器件在使用和工作中的不同方位。例如，如 果图中的器件翻转，以处于另一元件或特征"下面"、"下方"描述 的元件将被变向成在另一元件或特征"上面"。因此，示意性术语"下 面"能包含上面和下面两个方位。器件还可有别的方位(旋转卯度或 处于其它方位)而且这里使用的与空间相关的描述语相应有别的解释。
这里使用的术语仅用于描述具体实施例的目的，并不是意在限制 本发明。例如，除非上下文明确指示，否则这里使用的单数形式"一"、 "一个"和"所述"也可以包括复数形式。还应理解，当在本说明书中使用 术语"包括"和/或"包含"时，它指明存在己提到的特征、整体、步 骤、操作、元件和/或组件，但未排除可存在或加入一个或其它特征、 整体、步骤、操作、元件、组件和/或它们的组合。
这里参考截面示图描述本发明实施例，截面示图是本发明理想化 的实施例(和中间结构)的示意性示图。因而，可预料到这些示图形 状会有变形，例如由于制造技术和/或容差引起的变形。因此，不应将 本发明实施例解释为限制到这里所示区域的具体形状，而是包括例如 制造引起的形状偏差。例如，表示成矩形的注入区一般具有环形或曲 线形特征和/或在其边缘具有呈梯度的注入浓度，而不是从注入到非注 入区的二元变化。同样，由注入而形成的埋置区可能导致埋置区和进 行注入所经过的表面之间的区域有注入。因此，图示区域实际上是示 意性的，它们的形状并不是意在示意器件区域的实际形状，且并非限 制本发明的范围。除非有其它限定，否则这里使用的所有术语(包括技术和科学术 语)与本发明所属领域的普通技术人员通常理解的意思相同。还应理 解，应将如在日常使用的词典中定义的术语，解释为其含义与相关领 域和本说明书上下文中的含义一致，除非这里明确限定，否则不应以 理想化或过于形式化的方式解释。
现在参考图1说明本发明一些实施例。图1是显示根据本发明一 些实施例的半导体器件内导电结构的截面示意图。如图1所示，导电 结构包括第一层间绝缘层102、第一导电层图案110、绝缘构件115以 及第二导电层图案118。
第一层间绝缘层102形成于集成电路衬底100上。衬底100包括 半导体材料，例如单晶硅。
底层结构用于形成闪存器件的单位单元，该底层结构可被形成在 衬底100上。例如，底层结构包括顺序堆叠的隧道氧化物层、电荷存 储层、介质层和控制栅极。底层结构可以形成闪存器件的单位单元。
第一层间绝缘层102可以包括氧化硅。当底层结构被形成在衬底 100上时，第一层间绝缘层102具有足够的厚度以覆盖底层结构。而且， 第一层间绝缘层102可以具有平坦的上表面。
刻蚀停止层图案104a可于第一层间绝缘层102上形成。刻蚀停止 层图案104a可以包括氮化硅。
第一导电层图案IIO在刻蚀停止层图案104a之间的第一层间绝缘 层102上形成。第一导电层图案110可以包括金属、掺杂半导体材料 和/或类似物。第一导电层图案110可使用的材料的实例包括钨、氮化 鸽、铜、多晶硅和/或类似物。第一导电层图案110具有上宽度，以及比上宽度窄的下宽度。每 一第一导电层图案110具有从第一导电层图案110的下端到上端的宽 度逐渐变宽的形状。
每个间隙壁108于每个第一导电层图案110的侧壁上形成。每个
间隙壁108可以具有比每个第一导电层图案IIO的上表面高的上表面。 因此，间隙壁108从第一导电层图案IIO突出。
绝缘构件115覆盖第一导电层图案110。绝缘构件115具有位于第 一导电层图案IIO之间的凹口。
绝缘构件115包括第一绝缘层图案112和第二绝缘层114。第一绝 缘层图案112与第一导电层图案110的上表面和间隙壁108的两侧面 接触。第二绝缘层114在第一绝缘层图案112、间隙壁108和刻蚀停止 层图案104a上形成。
第一绝缘层图案112可以包括刻蚀选择性与间隙壁108不同的材 料。例如，第一绝缘层图案112可以包括氮氧化硅、氧化硅和/或类似 物。第二绝缘层114可包括氮氧化硅、氧化硅和/或类似物。第一绝缘 层图案112和第二绝缘层114可以是相同材料或不同材料。
第二导电层图案118在绝缘构件115的凹口内形成。每个所示第 二导电层图案118可以具有比每个第一导电层图案110的下表面高的 下表面。
第二导电层图案118可以是与第一导电层图案110相同的材料。 每个第二导电层图案118具有上宽度，以及比上宽度窄的下宽度。每 个第二导电层图案118具有从第二导电层图案118的下端到上端的宽 度逐渐变宽的形状。
16对于所示导电结构，第一导电层图案和第二导电层图案可以彼此 不在同一平面。因此，第一导电层图案和第二导电层图案可以具有相 对很小的彼此正对的面积(即如图1实施例所示，图案118的下表面 和上表面比图案110的相应的的下表面和上表面高)，这样使第一导 电层图案110和第二导电层图案118之间的寄生电容可以被减小。因 此，通过第一导电层图案和第二导电层图案的信号传送速度可以变得 更快。
图2至8是显示根据本发明一些实施例的形成图1中的导电结构 的方法的截面示意图。首先参见图2，准备衬底100，该衬底100包括 半导体材料，例如单晶硅。可以在衬底100上形成用于形成闪存器件 的单位单元的底层结构。例如，底层结构可以包括可被顺序堆叠的隧 道氧化物层、电荷存储层、介质层和控制栅极。
第一层间绝缘层102形成在衬底100上。第一层间绝缘层102通 过化学气相淀积(CVD)工艺用氧化硅形成。刻蚀停止层104形成于 第一层间绝缘层102上。刻蚀停止层104可通过CVD工艺用氮化硅形 成。牺牲层106在刻蚀停止层104上形成。牺牲层106可包括与刻蚀 停止层104相比具有刻蚀选择性的材料。例如，牺牲层106可以包括 氧化硅、单晶硅等。
参见图3，用例如光刻工艺的方法图案化牺牲层106，以形成牺牲 层图案106a。在牺牲层图案106a之间的区域内形成第一导电层图案 110，如图4所示。在由形成后的牺牲层图案106a所限定的区域内形成 第二导电层图案118，如图8所示。
在牺牲层图案106a和刻蚀停止层104上形成氮化硅层。可以各向 异性刻蚀氮化硅层以在牺牲层图案106a的侧壁上形成间隙壁108。牺 牲层图案104a之间的刻蚀停止层106可以通过各向异性刻蚀工艺而被部分移除，以形成刻蚀停止层图案104a。
在刻蚀停止层图案104a上形成填充间隙壁108之间间隙的第一导 电层。第一导电层可以包括金属、掺入杂质的半导体材料等。可用于 第一导电层的材料的实例包括钨、硅化钨、铜、多晶硅等。
如图4所示，部分移除第一导电层以在间隙壁108之间形成第一 导电层图案110。第一导电层图案110具有比间隙壁108的上表面低的 上表面。
第一导电层可通过在第一导电层上进行化学机械抛光(CMP)工 艺而被移除，直到暴露出牺牲层图案106a,并回刻抛光后的第一导电 层。在此例子中，可以通过在回刻过程中控制第一导电层的刻蚀厚度 来控制第一导电层图案110的高度。因此，第一导电层图案110的电 阻可以得到控制。但是，也可不在第一导电层上执行CMP工艺，由回 刻第一导电层形成第一导电层图案110。
间隙壁108的形状可具有上宽度，以及比上宽度大的下宽度。而 且，每个间隙壁108具有圆形侧壁。因此，间隙壁108之间的每个第 一导电层图案110具有上宽度以及比上宽度小的下宽度。
参见图5，移除牺牲层图案106a。在移除牺牲层图案106a的过程 中，为了降低损伤间隙壁108和第一导电层图案110的风险，可通过 湿法刻蚀工艺移除牺牲层图案106a。
第一绝缘层在第一导电层图案110、间隙壁18以及刻蚀停止层图 案104a上形成。第一绝缘层可以是与间隙壁108相同或不同的材料。 例如，第一绝缘层可以包括氮氧化硅、氧化硅、氮化硅等。在一些实 施例中，通过CVD工艺沉积氮氧化硅来形成第一绝缘层。如图6所示，各向异性刻蚀第一绝缘层以在间隙壁108的侧壁和
第一导电层图案110上形成第一绝缘层图案112。间隙壁108侧壁上的 第一绝缘层图案112可具有常规间隙壁形状。在各向异性刻蚀第一绝 缘层过程中，可能会刻蚀停止层图案104a。
参见图7，在第一绝缘层图案112、间隙壁108和刻蚀停止层图案 104a上形成第二绝缘层114。第二绝缘层114可以是与第一绝缘层图案 112相同的材料或不同的材料。通过形成第二绝缘层114，在第一绝缘 层图案112之间限定凹口 116。凹口 116可以具有比每个第一导电层图 案110的下表面高的底部表面。
第二导电层于第二绝缘层114上形成以填满凹口 116。第二导电层 可以包括与第一导电层图案iio相同的材料。
如图8所示，部分移除第二导电层以在凹口 116内形成第二导电 层图案118。第二导电层的移除可由回刻工艺、CMP工艺等执行。
通过使用参考图2-8所述的方法，可形成包含第一导电层图案和 第二导电层图案的导电结构。第一导电层图案和第二导电层图案可不 放置于同一水平面上。导电结构的形成方法可包括单个光刻步骤，这 样该方法可以变得非常简单。而且，第一导电层图案和第二导电层图 案可由镶嵌工艺形成。因此，第一导电层图案和第二导电层图案可用 各种导电材料形成。
现在参考图9和IO说明本发明进一步的实施例。图9是显示根据 本发明一些实施例的闪存器件的截面示意图，以及图10是显示图9中 的闪存器件的单元区域的透视图。
在图9中，第一区对应于单元区域。第一区具有与形成单元晶体 管的区域相应的第一栅极区，以及与形成位线接触的区域相应的第一接触区。第二区对应于外围电路区域。
参见图9和10，准备具有第一区和第二区的衬底200。在第一区
中形成单位单元。在第二区内形成外围电路。衬底200可以包括半导 体材料，例如单晶硅。
在衬底200的隔离区内形成沟槽。第一区内的沟槽可被布置成彼 此平行。沟槽沿第一方向延伸。在沟槽内部表面形成内壁氧化物层。 内壁氧化物层可通过热氧化工艺用氧化硅形成。
在沟槽内形成隔离层图案202。每个隔离层图案202具有从衬底 200的上表面突出的上表面。隔离层图案202将衬底200分为有源区和 隔离区。有源区和隔离区具有沿第一方向延伸的线形形状。而且，有 源区和隔离区被交替布置。隔离层图案202可通过CVD工艺用氧化硅 形成。
在第一区内形成单元栅结构212。每个单元栅结构212包括顺序堆 叠的隧道氧化物层204、电荷存储层图案206、介质层图案208和控制 栅极210。在单元栅结构212两侧形成杂质区。单元栅结构212和杂质 区用作单元晶体管。
电荷存储层图案206可以包括掺入杂质的多晶硅。电荷存储层图 案206可以被用作浮置栅极。电荷存储层图案206可以包括氮化硅并 且电荷存储层图案206可以被用作电荷捕获图案。
多个单元晶体管，例如十六或三十二个单元晶体管，彼此顺序连
接以形成单个串。单元选择晶体管和接地选择晶体管连接到单个串内 单元晶体管的端部。单元选择晶体管和接地选择晶体管包含栅极图案 和栅极图案两侧的杂质区，该栅极图案包括顺序堆叠的栅氧化物层和 栅极。于单元晶体管、单元选择晶体管和接地选择晶体管形成处的第一
区和第二区上，形成第一层间绝缘层214。第一层间绝缘层214完全覆
盖单元晶体管、单元选择晶体管和接地选择晶体管。而且，第一层间
绝缘层214具有平坦的上表面。
在第一层间绝缘层214上形成刻蚀停止层216a。刻蚀停止层216a 可包括氮化硅。
在第一区的第一层间绝缘层214上形成第一导电层图案224。第一 导电层图案224可被用作位线。也可不在第一导电层图案224下面形 成刻蚀停止层216a。第一导电层图案224可以包括金属、掺杂半导体 材料等。可用于第一导电层图案224的材料的实例可以包括钨、氮化 钨、铜、多晶硅等。
每个间隙壁220在每个第一导电层图案224的侧壁上形成。间隙 壁220具有比第一导电层图案224的上表面高的上表面。因此，间隙 壁220从第一导电层图案224上突出。
可在第二区的第一层间绝缘层224上形成第一虚设图案222。第一 虚设图案222可以是与间隙壁220相同的材料。而且，每个第一虚设 图案222可以具有的宽度很窄。而且，第一虚设图案222布置成以非 常窄的间隔彼此隔开。具体来说，第一虚设图案222可以具有光刻工 艺的临界宽度和临界间距。
在第一导电层图案224的上表面和间隙壁220的两侧上形成第一 绝缘层图案226。第一绝缘层图案226可以包括刻蚀选择性与间隙壁 220不同的材料。例如，第一绝缘层图案226可以包括氮氧化硅、氧化 硅等。在第二区的第一虚设图案222之间形成第二虚设图案228。第一虚 设图案222可以具有基本与第二虚设图案228的上表面共面的上表面。 而且，第二虚设图案228可以包括与第一绝缘层图案226相同的材料。
在第一区的第一绝缘层图案226、间隙壁220和刻蚀停止层图案 216a,以及第二区的第一虚设图案222和第二虚设图案228上形成第二 绝缘层230。第二绝缘层230可以具有小于第一绝缘层图案226之间间 距的一半的厚度。因此，在第二绝缘层230内形成凹口。
第二绝缘层230可以包括氮氧化硅、氧化硅等。而且，第一绝缘 层图案226和第二绝缘层230可以是相同材料也可以是不同材料。
在凹口内形成第二导电层图案232。第二导电层图案232具有比每 个第一导电层图案224的下表面高的下表面。第二导电层图案232可 用作位线。而且，第二导电层图案232可以是与第一导电层图案224 相同的材料。
如上文所述，第一导电层图案224和第二导电层图案232形成在 第一区内，它们的下表面置于不同的水平面上的。相反，用作位线的 第一导电层图案224和第二导电层图案232不在第二区内形成。
在第二导电层图案232和第二绝缘层230上形成第二层间绝缘层 234。第二层间绝缘层234可以包括氧化硅。而且，第二层间绝缘层234 具有平坦的上表面。
穿过第二层间绝缘层234、第二绝缘层230、第一绝缘层图案226、 第一层间绝缘层214和第一导电层图案224，形成第一接触插塞240。 第一接触插塞240电连接到第一导电层图案224和衬底220。
当第一接触插塞240具有的宽度比每个第一导电层图案224的宽度小时，在部分第一导电层图案224处形成开口，于此处形成第一接
触插塞240。而且，开口内壁与第一接触插塞240的侧壁接触。
当形成第一接触插塞240具有的宽度比每个第一导电层图案224 的宽度大时，第一接触插塞240所形成处的那部分第一导电层图案224 会形成物理切口形状。即，第一导电层图案224可以包括每个切口图 案。第一导电层图案224的切口面与第一接触插塞240的侧壁接触。 在此实例中，物理切口图案通过第一接触插塞240彼此连接，使得第 一导电层图案224具有线形形状。
穿过第二层间绝缘层234、第二绝缘层230、第一绝缘层图案226、 第一层间绝缘层214和第二导电层图案232，形成第二接触插塞242。 第二接触插塞242电连接到第二导电层图案232和衬底220。
对于某些实施例的闪存器件，第一导电层图案和第二导电层图案 可以彼此不共面。因此，第一导电层图案和第二导电层图案可以具有 较小/减小的彼此正对的面积，这样使得第一导电层图案和第二导电层 图案之间的寄生电容减小。因此，通过第一导电层图案和第二导电层 图案的信号传送速度会变快。而且，由寄生电容造成的闪存器件故障 可被减少，因此闪存器件的操作特性可以得到改进。
而且，第一导电层图案223和第二导电层图案232可不在第二区 内的第一层间绝缘层214上形成。
图11至21是显示根据本发明一些实施例的制造图9和IO闪存器 件的方法的截面示意图。参见图11，准备具有第一区和第二区的衬底 200。
衬底200被部分刻蚀以形成沟槽。沟槽被绝缘层填充以形成隔离 层图案202。隔离层图案202将衬底200分为有源区和隔离区。在第一区内的衬底200上形成单元栅结构212。每个单元栅结构 212包括顺序堆叠的隧道氧化物层204、电荷存储层图案206、介质层 图案208和控制栅极210。在单元栅结构212的两侧形成杂质区以完成 单元晶体管。
电荷存储层图案206可以包括掺入杂质的多晶硅。在此情况中， 电荷存储层图案206可被用作浮置栅极。电荷存储层图案206可以包 括氮化硅并且电荷存储层图案206可被用作电荷捕获图案。
单元选择晶体管和接地选择晶体管被连接到单个串的单元晶体管 两端，单个串包括十六或三十二个单元晶体管。这里，选择晶体管和 接地选择晶体管具有MOS结构。当电荷存储层图案206包括多晶硅时， 形成单元选择晶体管和接地选择晶体管处的部分介质层208被选择性 刻蚀，以形成单元选择晶体管和接地选择晶体管的栅极图案。
在衬底200上形成第一层间绝缘层214以覆盖单元晶体管、单元 选择晶体管和接地选择晶体管以及第二区。第一层间绝缘层214可通 过CVD工艺用氧化硅而被形成。而且，在形成第一层间绝缘层214后， 可额外进行平坦化工艺以使第一层间绝缘层214的上表面平坦。该平 坦化工艺可以包括CMP工艺。
在第一层间绝缘层214上形成刻蚀停止层216。刻蚀停止层216 可通过CVD工艺用氧化硅而被形成。
在刻蚀停止层216上形成牺牲层。牺牲层可以包括与刻蚀停止层 216相比具有刻蚀选择性的材料。例如，牺牲层106可以包括氧化硅、
多晶硅等。
如图12所示，通过光刻工艺图案化牺牲层以在第一区和第二区内形成牺牲层图案218。在第一区内的牺牲层图案218之间的区域形成第
一导电层图案。然后，在形成牺牲层图案218的区域内形成第二导电 层图案。在第二区内的牺牲层图案218之间形成第一虚设图案。
每个牺牲层图案218可以具有非常窄的宽度。而且，牺牲层图案 218可被布置成以很窄间距彼此间隔。具体言之，牺牲层图案218可以 具有光刻工艺的临界宽度和临界间距。
在牺牲层图案218和刻蚀停止层216上形成氮化硅层。第二区内 的牺牲层图案218之间的间隙可被氮化硅层完全填充。
如图13所示，各向异性刻蚀氮化硅层以在第一区内的牺牲层图案 218侧壁上形成间隙壁220。此外，在第二区内的牺牲层图案218之间 形成第一虚设图案222。
在一些实施例中，由于刻蚀停止层216包括氮化硅，在各向异性 刻蚀工艺中，间隙壁220所暴露出的刻蚀停止层216被移除，以形成 刻蚀停止层图案216a。
在牺牲层图案218和第一虚设图案222上形成第一导电层以填满 间隙壁220之间的间隙。第一导电层可以包括金属、掺入杂质的半导 体材料等。可用于第一导电层的材料的实例可以包括钨、硅化钨、铜、多晶硅等。
如图14所示，部分移除第一导电层以在间隙壁220之间形成第一 导电层图案224。这里，每个第一导电层图案224具有比每个间隙壁 220的上表面低的上表面。在此示例性实施例中，可以通过CMP工艺、 回刻工艺等移除第一导电层。而且，在移除第一导电层过程中，第二 区内的第一导电层部分可被完全移除。参见图15，然后移除牺牲层图案218。这里，在移除牺牲层图案
218的过程中，为降低损伤间隙壁220和第一导电层图案224的风险， 可通过湿法刻蚀工艺移除牺牲层图案218。
在第一区和第二区上形成第一绝缘层。具体来说，第一绝缘层形 成于第一导电层图案224、间隙壁220和刻蚀停止层图案216a上。这 里，第一导电层图案224之间的间隙可以不被第一绝缘层完全填充。 与此相反，第二区内第一虚设图案222之间的间隙可被第一绝缘层完 全填充。
第一绝缘层可以是与间隙壁220相同的材料或不同的材料。例如， 第一绝缘层包括氮氧化硅、氧化硅、氮化硅等。氮氧化硅可通过CVD 工艺而被沉积以形成第一绝缘层。
如图16所示，各向异性刻蚀第一绝缘层以在间隙壁220的侧壁和 第一导电层图案224上形成第一绝缘层图案226。间隙壁220侧壁上的 第一绝缘层图案226具有常规间隙壁形状。而且，当各向异性刻蚀第 一绝缘层时，在第二区内的第一虚设图案222之间形成第二虚设图案 228。
参见图17，在第一绝缘层图案226、间隙壁220、刻蚀停止层图案 216a、第一虚设图案222和第二虚设图案228上形成第二绝缘层230。 第二绝缘层230可以是与第一绝缘层图案226相同的材料或不同的材 料。而且，通过形成第二绝缘层230，在第一绝缘层图案226之间形成 凹口 231。每个凹口 231具有比每个第一导电层图案224的下表面高的 底部表面。
在第二绝缘层230上形成第二导电层以填满凹口 231。第二导电层 可以是与第一导电层图案224相同的材料。部分移除第二导电层以在凹口 231内形成第二导电层图案232。第 二导电层的移除可通过回刻工艺、CMP工艺等而执行。这里，第二区 内的第二导电层可被完全移除。
参见图19,在第二导电层图案232和第二绝缘层230上形成第二 层间绝缘层234。第二层间绝缘层234可以包括氧化硅。
在第二层间绝缘层234上形成光致抗蚀剂膜。通过光刻工艺来图 案化所述光致抗蚀剂膜以形成具有开口的光致抗蚀剂图案，开口暴露 出与第一导电层图案224和第二导电层图案232对应的部分。在一些 实施例中，可在第二层间绝缘层234上形成用作刻蚀掩模的硬掩模图 案。
参见图20，用光致抗蚀剂图案236作为刻蚀掩模，顺序刻蚀第二 层间绝缘层234、第二绝缘层230、第一导电层图案224、第二导电层 图案232、第一绝缘层图案226和第一层间绝缘层214，以形成开口 238。 形成开口 238后，接着可以用灰化工艺和/或剥离工艺移除光致抗蚀剂 图案236。
形成填满开口 238的第三导电层(未示出)。第三导电层可包括 掺入杂质的多晶硅、硅化钨、钨、铜等。这些可单独使用或以它们的 组合使用。
如图21所示，用CMP工艺部分移除第三导电层，直到第二层间 绝缘层234的上表面暴露，以形成第一接触插塞240和第二接触插塞 242。这里，第一接触插塞240与第一导电层图案224和衬底200接触。 而且，第二接触插塞242与第二导电层图案232和衬底200接触。
现在参考图22说明进一步的实施例。图22是显示根据本发明一 些实施例的闪存器件的外围电路区的截面示意图。图22的闪存器件具有与前述相同的单元区域以及与前述闪存器件 不同的外围电路区。因此，仅详细说明图22的闪存器件的外围电路区。
参见图22，衬底200具有形成单位单元的第一区，以及形成外围 电路的第二区。在第二区内的衬底200的隔离区上形成隔离层图案202。 在衬底200上形成第一层间绝缘层214。在第一层间绝缘层214上形成 刻蚀停止层图案216a。
在第二区内的第一层间绝缘层214上形成第二绝缘层230和第二 层间绝缘层234。目卩，未如图9实施例所示在第二区内的第一层间绝缘 层214上形成第一虚设图案和第二虚设图案。因此，第二区内的第二 绝缘层230具有比第一区内的第二绝缘层230的上表面低的上表面。 比较起来，第一区和第二区内的第二层间绝缘层234具有平坦的上表 面，而没有阶梯部分。
而且，未在第二区内的第一层间绝缘层214上形成第一导电层图 案224和第二导电层图案232的导电层。
图23至27是显示根据本发明一些实施例的制造图22中的闪存器 件的方法的截面示意图。参见图23，为形成单元栅结构212、第一层 间绝缘层214和刻蚀停止层216而进行的步骤基本与参考图11描述的 步骤相同。
在刻蚀停止层216上形成牺牲层218b。通过光刻工艺来图案化牺 牲层218b，以在第一区和第二区内形成牺牲层图案218a。这里，第二 区内的牺牲层218b部分未被刻蚀。因此，第二区内的那部分牺牲层218b 仍保留。
在第一区内的牺牲层图案218a和第二区内的刻蚀停止层216和牺牲层218b上形成氮化硅层。各向异性刻蚀氮化硅层，以在第一区内的
牺牲层图案218a侧壁上形成间隙壁220。这里，第二区内的牺牲层218b 上的氮化硅层被显示为通过各向异性刻蚀工艺而被完全移除。当刻蚀 停止层216包括氮化硅时，在各向异性刻蚀工艺过程中，由间隙壁220 所暴露的刻蚀停止层216可被移除，以形成刻蚀停止层图案216a。
在第一区内的牺牲层图案218a和第二区内的牺牲层218b上形成 第一导电层，以填满间隙壁220之间的间隙。第一导电层包括金属、 掺入杂质的半导体材料等。可用于第一导电层的材料的实例包括钨、 硅化钨、铜、多晶硅等。
如图24所示，部分移除第一导电层以在间隙壁220之间形成第一 导电层图案224。每个第一导电层图案224可以具有比每个间隙壁的上 表面低的上表面。第一导电层可通过CMP工艺、回刻工艺等而被移除。 而且，在移除第一导电层过程中，第二区内的第一导电层部分可被完 全移除。
参见图25，然后移除第一区内的牺牲层图案218a和第二区内的牺 牲层218b。在移除牺牲层图案218a和牺牲层218b过程中，为了限制 对间隙壁220和第一导电层图案224的损伤，可通过湿法刻蚀工艺来 移除牺牲层图案218a和牺牲层218b。
在第一区和第二区上形成第一绝缘层。具体言之，在第一区内的 第一导电层图案224、间隙壁220和刻蚀停止层图案216a上形成第一 绝缘层。与此相反，在第二区中第一绝缘层形成在刻蚀停止层图案216a 上。
第一绝缘层可以包括与间隙壁220相同或不同的材料。例如，第 一绝缘层可以包括氮氧化硅、氧化硅、氮化硅等。氮氧化硅可通过CVD 工艺而被沉积以形成第一绝缘层。如图25所示，各向异性刻蚀第一绝缘层，以在间隙壁220的侧壁
和第一导电层图案224上形成第一绝缘层图案226。这里，间隙壁220 侧壁上的第一绝缘层图案226具有常规间隙壁形状。而且，第二区内 的第一绝缘层可通过各向异性刻蚀工艺而被完全移除。
参见图26，在第一绝缘层图案226、间隙壁220和刻蚀停止层图 案上形成第二绝缘层230。第二绝缘层230可以是与第一绝缘层图案 226相同的材料或不同的材料。而且，通过形成第二绝缘层230而在第 一绝缘层图案226之间形成凹口。每个凹口具有比每个第一导电层图 案224的下表面高的底部表面。
在第二绝缘层230形成第二导电层以填满凹口。第二导电层包括 与第一导电层图案224相同的材料。
如图26所示，部分移除第二导电层以在凹口 231内形成第二导电 层图案232。第二导电层的移除可通过回刻工艺、CMP工艺等而被执 行。可完全移除第二区内的第二导电层。
参见图27，在第二导电层图案232和第二绝缘层230上形成第二 层间绝缘层234。第二层间绝缘层234可以包括氧化硅。此外，在形成 第二层间绝缘层234后，可进行使第二层间绝缘层234的上表面平坦 的平坦化工艺。
在第二层间绝缘层234上形成光致抗蚀剂膜。通过光刻工艺来图 案化光致抗蚀剂膜，以形成具有开口的光致抗蚀剂图案，开口暴露出 与第一导电层图案224和第二导电层图案232对应的部分。在一些实 施例中，可在第二层间绝缘层234上形成作为刻蚀掩模的硬掩模图案。
用光致抗蚀剂图案作为刻蚀掩模，顺序刻蚀第二层间绝缘层234、第二绝缘层230、第一导电层图案224、第二导电层图案232、第一绝 缘层图案226和第一层间绝缘层214，以形成开口 238。在形成开口 238 后，可通过灰化工艺和/或剥离工艺来移除光致抗蚀剂图案。
形成第三导电层以填满开口 238。可用于第三导电层的材料包括掺 入杂质的多晶硅、硅化钨、铜等。这些可单独使用或以它们的组合使 用。
如图27所示，用CMP工艺部分移除第三导电层，直到第二层间 绝缘层234的上表面暴露，以形成第一接触插塞240和第二接触插塞 242。第一接触插塞240与第一导电层图案224和衬底200接触。而且， 第二接触插塞242与第二导电层图案232和衬底200接触。
根据本发明一些实施例，相邻的导电层图案可被置于不同的水平 面上，这样相邻导电层图案之间的寄生电容可以得到减小。而且，不 会增加形成导电结构的光刻步骤的数量，从而不会显著增加闪存器件 的制造成本。因此，具有该导电结构的半导体器件例如闪存器件的性 能可以得以改进。
以上是本发明的示例，不应理解为是对其的限制。虽然已经阐述 本发明的一些实施例，但本领域技术人员会很容易预料到在实质上 不脱离本发明新的教示和优点情形下，对实施例做各种修改也是可行 的。从而，所有这样的修改都将包含在由权利要求限定的本发明范围 内。因此，应理解，前面所述为本发明的示例，不应将其解释为限制 到公开的具体实施例，且对所公开实施例的修改，及其它实施例，都 将包含在附属权利要求的范围内。本发明由以下权利要求及其包含的 等同物所限定。
权利要求
1. 一种集成电路器件内的导电结构，包括 集成电路衬底；所述衬底上的第一导电层图案；以及所述衬底上的第二导电层图案，该第二导电层图案在各个所述第 一导电层图案之间延伸，其中相邻的第一和第二导电层图案相对于所 述衬底位于不同的水平面上，以减小它们之间的寄生电容。
2. 根据权利要求l所述的导电结构，还包括所述衬底上的第一层间绝缘层，其中所述第一导电层图案在该第 一层间绝缘层上；以及覆盖所述第一导电层图案的绝缘构件，该绝缘构件在所述第一导 电层图案之间限定凹口并且其中所述第二导电层图案位于该凹口内， 以及其中所述第二导电层图案具有比所述第一导电层图案的下表面高 的下表面，以提供所述不同的水平面。
3. 根据权利要求2所述的导电结构，其中所述绝缘构件包括氮氧 化硅、氮化硅和/或氧化硅。
4. 根据权利要求2所述的导电结构，还包括与所述第一导电层图 案的侧壁接触的间隙壁，该间隙壁具有比所述第一导电层图案的上表 面高的上表面。
5. 根据权利要求2所述的导电结构，其中所述第一导电层图案和 所述第二导电层图案具有上宽度和下宽度，其中所述下宽度比所述上 宽度窄。
6. 根据权利要求2所述的导电结构，其中存储器件的单位单元内 的底层结构在所述导电层图案下面的所述衬底上。
7. 根据权利要求6所述的导电结构，其中所述底层结构包括隧道 氧化物层、电荷存储图案、介质层和控制栅。
8. 根据权利要求2所述的导电结构，还包括在所述第一层间绝缘 层上的刻蚀停止层图案。
9. 根据权利要求2所述的导电结构，其中所述绝缘构件包括 所述第一导电层图案的上表面上的第一绝缘层图案；以及所述第一绝缘层图案上并在相邻的所述第一导电层图案之间延伸 以在其间限定所述凹口的第二绝缘层。
10. —种包括权利要求2所述的导电结构的非易失性存储器件， 并且还包括所述衬底内的第一区和第二区，其中所述第一层间绝缘层和所述 绝缘构件在所述衬底的所述第一区和所述第二区上，以及所述第一和 第二导电层图案在所述衬底的所述第一区内；所述衬底的所述第一区上的单位单元，该单位单元包括具有隧道 氧化物层、电荷存储图案、介质层和控制栅的关联栅结构；第二层间绝缘层，该第二层间绝缘层在所述第一区内的所述第二导电层图案和所述第二区内的所述绝缘构件上；延伸穿过所述第二层间绝缘层、所述绝缘构件、所述第一导电层 图案和所述第一层间绝缘层以接触所述衬底的第一接触插塞，该第一 接触插塞电连接到所述第一导电层图案；以及延伸穿过所述第二层间绝缘层、所述绝缘构件、所述第二导电层 图案和所述第一层间绝缘层以接触所述衬底的第二接触插塞，该第二 接触插塞电连接到所述第二导电层图案。
11. 根据权利要求IO所述的非易失性存储器件，还包括所述第二 区内的所述第一层间绝缘层上的第一虚设图案和第二虚设图案。
12. 根据权利要求IO所述的非易失性存储器件，其中所述绝缘构 件包括所述第一导电层图案上表面上的第一绝缘层图案；以及 所述第一绝缘层图案上并在相邻的所述第一导电层图案之间延伸以在其间限定所述凹口的第二绝缘层，其中所述第一绝缘层图案不在第二区内，且所述第二绝缘层延伸入所述第二区。
13. —种形成导电结构的方法，包括 在衬底上形成第一层间绝缘层； 在所述第一层间绝缘层上形成第一导电层图案；形成覆盖所述第一导电层图案并在相邻的所述第一导电层图案之间限定出凹口的绝缘构件；以及在所述绝缘构件的所述凹口内形成第二导电层图案，该第二导电 层图案具有比所述第一导电层图案的下表面高的下表面，使得相邻的 所述第一和第二导电层图案相对于所述衬底在不同水平面上，以减小 它们之间的寄生电容。
14. 根据权利要求13所述的方法，其中形成所述第一导电层图案包括在所述第一层间绝缘层上形成牺牲层图案； 用第一导电层填充所述牺牲层图案之间的间隙；以及 部分移除所述第一导电层以在所述牺牲层图案之间的间隙内形成 所述第一导电层图案。
15. 根据权利要求14所述的方法，还包括在每个所述牺牲层图案 的侧壁上形成间隙壁。
16. 根据权利要求14所述的方法，其中在部分移除所述第一导电 层之后移除所述牺牲层图案。
17. 根据权利要求13所述的方法，其中形成所述绝缘构件包括 在所述第一导电层图案和所述第一层间绝缘层上形成第一绝缘层；部分刻蚀所述第一绝缘层，直到所述第一层间绝缘层上的所述第 一绝缘层部分被移除，以形成第一绝缘层图案；以及在所述第一层间绝缘层和所述第一绝缘层图案上形成第二绝缘层。
18. 根据权利要求17所述的方法，其中所述第一绝缘层图案在每 个所述第一导电层图案的侧壁上具有间隙壁形状。
19. 根据权利要求13所述的方法，其中形成所述第二导电层图案包括在所述绝缘构件上形成填充该绝缘构件的所述凹口的第二导电 层；以及部分移除所述第二导电层以在所述凹口内形成所述第二导电层图案。
20. 根据权利要求13的方法，还包括在所述第一层间绝缘层上形 成刻蚀停止层。
21. —种制造非易失性存储器件结构的方法，包括 提供具有第一区和第二区的衬底；在所述衬底的所述第一区上形成单位单元，每个所述单位单元包括隧道氧化物层、电荷存储图案、介质层和控制栅；在所述衬底的所述第一区和所述第二区上形成第一层间绝缘层； 在所述第一区内的所述第一层间绝缘层上形成第一导电层图案； 在所述第一区内形成覆盖所述第一导电层图案的绝缘构件，该绝缘构件在相邻的所述第一导电层图案之间限定凹口；在所述绝缘构件的所述凹口内形成第二导电层图案，该第二导电 层图案具有比所述第一导电层图案的下表面高的下表面；在所述第一区内的所述第二导电层图案和所述第二区内的所述绝 缘构件上形成第二层间绝缘层；部分刻蚀所述第二层间绝缘层、所述绝缘构件、所述第一层间绝 缘层、所述第一导电层图案和所述第二导电层图案，直到暴露出所述 衬底的上表面以形成开口；以及用导电材料填充所述开口，以形成电连接到所述第一导电层图案 并与所述衬底接触的第一接触插塞，以及电连接到所述第二导电层图 案并与所述衬底接触的第二接触插塞。
22. 根据权利要求21所述的方法，其中形成所述第一导电层图案包括在所述第一区和所述第二区内的所述第一层间绝缘层上形成牺牲层；部分刻蚀所述第一区内的所述牺牲层以形成牺牲层图案； 在所述第一区内的所述牺牲层图案之间的间隙和所述第二区上的牺牲层内形成第一导电层；以及部分移除所述第二区内的所述第一导电层以在所述牺牲层图案之间的所述间隙内形成所述第一导电层图案。
23. 根据权利要求21所述的方法，其中形成所述绝缘构件包括 在所述第一导电层图案和所述第一层间绝缘层上形成填充所述第二区内的所述第一导电层图案之间间隙的第一绝缘层；部分刻蚀所述第一绝缘层，直到所述第一层间绝缘层上的所述第一绝缘层部分被移除，以形成第一绝缘层图案；以及在所述第一层间绝缘层和所述第一绝缘层图案上形成第二绝缘层。
24. 根据权利要求21所述的方法，还包括在所述第一层间绝缘层上形成刻蚀停止层。
25. 根据权利要求21所述的方法，其中形成所述第一导电层图案 之前，在所述第二区内的所述第一虚设图案和所述第一导电层图案的 两侧形成间隙壁。
26. 根据权利要求25所述的方法，其中形成所述第一虚设图案和 所述间隙壁包括在所述第一区和所述第二区内的所述第一层间绝缘层上形成牺牲层图案；在所述牺牲层图案上形成填充所述第二区内的所述牺牲层图案之 间间隙的第一绝缘层；以及各向异性刻蚀所述第一绝缘层以在所述第二区内的所述牺牲层图 案之间形成所述第一虚设图案以及在所述第一区内的所述牺牲层图案 的侧壁上形成所述间隙壁。
27. 根据权利要求26所述的方法，其中形成所述第一导电层图案 包括形成填充所述第一区内的所述间隙壁之间的所述间隙的第一导电层；以及部分移除所述第一导电层以在所述间隙壁之间的所述间隙内形成 所述第一导电层图案。
全文摘要
本发明公开提供了导电结构、包括导电结构的非易失性存储器件及其制造方法。集成电路器件内的导电结构，该导电结构包括集成电路衬底以及该衬底上的第一导电层图案。第二导电层图案位于衬底上，该第二导电层图案在各个第一导电层图案之间延伸。相邻的所述第一和第二导电层图案相对于衬底在不同的水平面上，以减小它们之间的寄生电容。
文档编号H01L27/115GK101312178SQ200810092859
公开日2008年11月26日 申请日期2008年5月4日 优先权日2007年5月3日
发明者崔炳镕, 朴奎灿, 李忠浩 申请人:三星电子株式会社