专利名称：半导体结构的制作方法
技术领域：
本发明涉及一种集成电路，且特别有关于一种具有硅锗区的金属氧化物
半导体(MOS)装置的结构及其形成方法。
背景技术：
在微电子工业中，为符合超大型集成电路(VLSI)系统领域在设计上的需 求，必需进行深次微米尺寸的微縮。 一般而言，随着縮短栅极电极的长度， 源极和漏极的接面深度也需据以縮小，以抑制所谓的短沟道效应(short channel effects, SCE)所造成的微小化装置性能的降低。关于互补型金属氧化 物半导体(CMOS)装置的微縮化的主要问题是，增加了不想要的寄生电阻。 当源极/漏极接面深度和多晶硅栅极线宽微縮至深次微米的范围时，接触电阻 将变得更为显著，且需予以降低。
降低多晶硅栅极、源极/漏极区和内连线间的接触电阻的主要方法，可通 过在各种导电内连线形成之前，先形成金属硅化物于源极/漏极区和栅极电极 上。 一般而言，硅化区可利用自行对准硅化(Self-Aligned Silicide或Salicide) 工艺形成。在此自行对准硅化工艺中， 一薄的金属层毯覆式沉积于半导体衬 底之上，特别沉积于暴露出来的源极/漏极区和栅极电极之上。接着，此晶片 随之进行一道或多道回火步骤。通过此回火步骤，可使得金属选择性地与源 极/漏极区和栅极电极暴露出来的硅(Si)反应，因而形成硅化区。由于上述硅 化层仅在金属材料直接接触源极/漏极区和多晶硅(polycrystalline silicon或 polysilicon)栅极电极的地方形成，故此工艺又称之为自行对准硅化工艺。之 后，接续上述金属硅化区的形成步骤，除去未反应的金属且实施一内连线的 形成工艺，以提供导电路径。 一般而言，内连线的形成工艺包括形成介层孔 的步骤，其中此介层孔穿越一已沉积的层间介电层，并填入一例如钨的导电 材料于此介层孔内。
然而，当此自行对准硅化工艺实施于PMOS上时，由于PMOS中的源极/漏极区通常为硅锗(SiGe)，因此会产生许多问题。举例而言，硅锗比硅更
难以和金属反应，且硅锗的粗糙度也远高于硅化物的粗糙度。此外，硅锗的
片电阻(sheetresistance)明显高于硅化物的片电阻。特别是，当自行对准硅化 工艺在一低温下进行时，例如60(TC或更低的温度，则上述问题会特别显著。
发明内容
因此，为了降低硅化物(或锗的硅化物)的片电阻和表面轮廓(profile)， 本发明提供一种新的制造方法，以改善金属氧化物半导体(MOS)装置的硅化 工艺的形成方式。
本发明提供一种半导体结构，包括 一半导体衬底； 一栅极堆叠层，位 于该半导体衬底上； 一第一硅锗区，位于该半导体衬底中且相邻该栅极堆叠 层，其中该第一硅锗区具有一第一原子百分比，该第一原子百分比是指硅和 锗中的锗所占的原子百分比； 一硅化区，位于该第一硅锗区之上，其中该硅 化区具有一第二原子百分比，该第二原子百分比是指硅和锗中的锗所占的原 子百分比，且其中该第二原子百分比实质上低于该第一原子百分比。
本发明又提供一种半导体结构，包括 一半导体衬底； 一栅极堆叠层， 位于该半导体衬底上； 一栅极间隔层，位于该栅极堆叠层的一侧壁上； 一硅 锗区，位于该半导体衬底中且与该栅极堆叠层相邻，其中该硅锗区包括一 第一区域，包括一水平部和一位于该水平部上的垂直部，其中该第一区域具 有一第一原子百分比，该第一原子百分比是指在硅和锗中的锗所占的原子百 分比，且其中该垂直部直接位于该栅极间隔层之下；以及一第二区域，位于 该第一区域的水平部上，其中该第二区域具有一第二原子百分比，该第二原 子百分比是指在硅和锗中的锗所占的原子百分比，且其中该第二原子百分比 实质上低于该第一原子百分比。
本发明还提供一种半导体结构，包括 一半导体衬底；一 "P"型金属 氧化物半导体装置，位于该半导体衬底的一表面上；一 "N"型金属氧化物 半导体装置，位于该半导体衬底的该表面上，其中该"P"型金属氧化物半 导体装置和该"N"型金属氧化物半导体装置各自包括 一栅极堆叠层，位 于该半导体衬底上； 一第一硅锗区，位于该半导体衬底中且与该栅极堆叠层 相邻，其中该第一硅锗区具有一第一原子百分比，该第一原子百分比是指在
硅和锗中的锗所占的原子百分比；以及一第二硅锗区，位于该第一硅锗区上， 其中该第二硅锗区具有一第二原子百分比，该第二原子百分比是指在硅和锗 中的锗所占的原子百分比，且该第二原子百分比实质上低于该第一原子百分 比。
本发明可降低硅化物(或锗的硅化物)的片电阻和表面轮廓，并改善金 属氧化物半导体装置的硅化工艺的形成方式。
图1至图9为一系列的按照本发明实施例所制造的PMOS装置的剖面
其中，附图标记说明如下:
2~衬底
14 栅极介电层
18~硬掩模层
22广衬底氧化层
26~凹陷区
30、 32 外延区
34 延伸区
52~间隔层
54~重掺杂源极/漏极区 56~硅化区
Tl 伪间隔层24的厚度 T3 硅锗区30的厚度。
4 浅沟槽隔离区
16 栅极电极
22、 24 伪间隔层
222 氮化物层
28 沟道区
33~水平部
50 轻掺杂源极/漏极区 53~间隔层52的外缘 55~外延区32的边缘 57~外延区30的边缘 T2 间隔层52的厚度
具体实施例方式
本发明优选实施例的制造与使用的说明详述如下，然而，值得注意的是， 本发明提供许多可应用的发明概念并于特定的内文中广泛地具体说明。这些 实施例仅以特定的图示阐述本发明的制造与使用，但不用以限制本发明的范 围。
本发明提供一种新颖的制造方法，此制造方法用以形成金属氧化物半导
体(MOS)装置的硅锗区。图1至图9示出本发明的优选实施例的制造过程的
剖面图。以下通过各种附图及例示说明本发明优选实施例的制造过程，本发 明各种不同的实施例中，相同的标记代表相同或类似的元件。
图1显示在衬底2中的浅沟槽隔离区4的形成方式。在一优选的实施例 中，衬底2包含一硅主体。在另一实施例中，衬底2可为一复合结构，例如 绝缘层上覆硅(SOI)。在此，形成浅沟槽隔离区4用以隔离装置区。浅沟槽隔 离区4可通过蚀刻衬底2形成凹陷区，随后填入例如高密度等离子体(HDP) 氧化物的介电材料于凹陷区内而形成。
接着，请参照图2，其示出形成一栅极堆叠层12，包括一栅极介电层14、 一栅极电极16和一硬掩模层18位于衬底2上。栅极介电层14可为一般常 用的材料，例如氧化物、氮化物、氮氧化物、其多层结构或其结合。栅极电 极16可包含一般常用的材料，例如已掺杂的多晶硅(dopedpolysilicon)、金属、 金属硅化物(metal silicides)、金属氮化物(metal nitrides)或其结合。硬掩模层 18较佳的材料包含氮化硅，然而，也可使用其它材料，例如氧化物、氮氧化 物或碳化物。上述栅极介电层14、栅极电极16和硬掩模层18，优选地，可 通过先沉积包含一栅极介电层、 一栅极电极和一硬掩模层的堆叠层，随后图 案化此堆叠层形成。
之后，请参照图3，其示出形成一伪间隔层(dummyspacer)22。在一优选 的实施例中，伪间隔层22包括衬底氧化层(liner oxide)22,和氮化物层222。 在一替代的实施例中，伪间隔层22可包括一层或多层结构，且每一层包含 氧化物、氮化硅、氮氧化硅(SiON)及/或其它介电材料。伪间隔层22较佳的 形成方法包括一般常用的沉积技术，例如等离子体加强式化学气相沉积 (PECVD)、低压化学气相沉积(LPCVD)、次大气压化学气相沉积(SACVD)或
类似的沉积技术。
图4示出伪间隔层22的图案化工艺，以形成伪间隔层24，其中可利用 湿蚀刻或干蚀刻来进行此图案化工艺。图案化伪间隔层22之后，衬底氧化 层22,和氮化物层222剩余的部分，分别形成部分衬底氧化层24i和部分氮化 物层242。优选地，伪间隔层24为一厚度T1小于200 A的薄的间隔层，且 更佳介于100A和200A之间。因此，伪间隔层22 (请参照图3)也是薄的 间隔层。
接着，请参照图5，其显示较佳可利用各向同性或各向异性蚀刻衬底2，
并沿着伪间隔层24的边缘形成凹陷区26。因此，伪间隔层24可当作一保护 层，用以保护栅极电极16和栅极介电层14的边缘。凹陷区26的较佳深度 为500A至1000A，且更佳为介于700A至900A之间，然而，此较佳深度 将可随着形成集成电路的技术的微縮化而縮小。因此，伪间隔层24为薄的 间隔层，且凹陷区26接近沟道区28。
图6显示外延区30的形成方法，优选地，其可通过在凹陷区26内进行 选择性外延生长工艺形成。外延区30通常又称为硅锗应力层(stressor)或硅锗 区。优选地，外延区30的晶格间隙远大于衬底2的晶格间隙。
在一实施例中，此硅锗的外延工艺可利用等离子体加强式化学气相沉积 (PECVD)法，在一通入例如硅烷(SiH4)或锗烷(GeH4)的含有硅和锗的反应室中 进行。在另一实施例中，所形成的外延区30包含10原子百分比(atomic percent)至30原子百分比的锗。在本说明书中所述的锗原子百分比，是指在 锗和硅中，锗所占的百分比，而其它的元素例如掺杂物和金属也考虑在内。 在一实施例中，可通过调整硅烷和锗烷的分压来控制锗的原子百分比。此外， 当外延区30的外延生长工艺进行时，也可选择掺杂"P"型不纯物。
接着，请参阅图7，其示出外延区30的较佳的形成步骤是在其完全填满 凹陷区26之前停止，随后实施一外加的选择性外延生长工艺来形成外延区 32。在一实施例中，外延区32的深度D以低于1000 A为佳，更佳为低于 500 A，且最佳为低于250 A，其更佳的深度D为实质上等于部分外延区32 被后续进行的金属硅化工艺消耗掉的厚度。在一优选的实施例中，外延区32 包含大体上不含锗的硅材料层，其可通过关闭例如硅化锗(SiGe4)的含锗的前 驱体流入反应室中以形成，并持续进行硅的外延生长工艺。值得注意的是， 外延区32较佳的形成工艺，是在和外延区30的形成工艺相同环境(in-situ) 下实施。
在另一替代的实施例中，外延区32包含硅锗(SiGe)，但外延区32的锗 原子百分比小于外延区30的锗原子百分比。优选地，外延区32的形成步骤， 可在与外延区30的形成步骤相同环境下进行。另一方面，在外延区32的形 成工艺中，可通过降低含锗前驱体的流率，来降低上述含锗前驱体的分压。 此外，在所形成的外延区32中的锗原子百分比较佳也小于外延区30中的锗
原子百分比。更佳者，外延区30中的锗原子百分比大于外延区32中的锗原 子百分比约5个原子百分比。
接着，请参阅图8，其显示移除伪间隔层24和掩模层18。优选地，硬 掩模层18和伪间隔层24的部分氮化硅可利用磷酸蚀刻去除，而伪间隔层24 的部分衬底氧化层则使用稀释的氟化氢来去除。
接着，较佳可利用离子注入一"P"型不纯物，形成轻掺杂源极/漏极(LDD) 区50。由于是利用栅极堆叠层12作为掩模，因而会使得轻掺杂的源极/漏极 区50实质上对准栅极堆叠层12的各个边缘。此外，优选地，也可通过离子 注入"N"型不纯物，形成环状/袋状(halo/pocket)区(图未显示)。
请参阅图9，其示出间隔层52的形成步骤。间隔层52可为利用形成一 衬底氧化层和一氮化物层于衬底层上，并随之图案化此衬底氧化层和氮化物 层而形成，此外，在本例中，外延区30还包括一延伸区34，其中延伸区34 位于外延区30的一水平部33上，且延伸区34位于一栅极间隔层52之下， 其中栅极间隔层52位于栅极堆叠层的一侧壁上。此外，延伸区34具有两个 外缘55、 57，且此两外缘55、 57实质上位于栅极间隔层52之下，其中外延 区32和延伸区34具有一界面(即外延区32的外缘55)，此界面实质上对准 栅极间隔层52的一外缘53。
之后，重掺杂源极/漏极区54随之形成，其较佳的形成方法可为利用离 子注入例如硼、铟或类似材料的"P"型不纯物形成。此外，图9也显示硅 化区56的形成步骤。硅化区56可利用沉积一薄的金属层(图未显示)，例如 钛、钴、镍、钨或类似的材料，在包括暴露出表面的外延区32和栅极电极 16的装置上形成。随后加热此衬底，因而在金属和硅接触之处发生硅化反应。 完成此硅化反应后， 一金属硅化物层便形成于硅和金属之间。随后，选择性 地去除未反应的金属。在一优选的实施例中，上述金属硅化工艺实质上消耗 部分外延区32，但实质上并未消耗外延区30。在一替代的实施例中，上述 金属硅化工艺不仅消耗外延区32，并且也消耗小部分的外延区30。而在另 一实施例中，如图9所示，完成上述金属硅化工艺后，仅剩下外延区32的 下部的小区域。在此实施例中，外延区32较佳的剩余部分的厚度小于100 A。
此外，通过限制上述硅化工艺于较低的锗原子百分比的硅区域或硅锗区 下进行，可使得所形成的硅化区(或是锗的硅化物区)56具有相对较低的片电
阻(sheetresistance)。此外，由于硅比锗更容易与金属形成硅化物，故上述硅 化工艺会迅速地进行，因而可降低工艺热预算(thermal budget)。另一方面， 虽然硅化区56可能包含锗，但在本说明书中仍将硅化区56称之为金属硅化 区。
在一优选的实施例中，间隔层52的厚度T2远大于伪间隔层24的厚度 Tl(请参阅图4)，然而，厚度T2也可等于或小于厚度Tl。更佳者，间隔层 52的外缘53实质上对准外延区32的边缘55。本发明之所以形成如此特征， 是为了施加一巨大的应力于沟道区28上，故硅锗区30较佳具有一相对较厚 的厚度T3。另一方面，为了形成尽可能低的片电阻的硅化区，较佳的源极/ 漏极区的硅化的部分可具有一相对较低的锗浓度(或不含锗)。因此，硅化区 较佳仅形成于低锗浓度的区域上。
上述实施例是说明通过使用伪间隔层来形成硅锗区。然而，本发明除了 通过使用伪间隔层来形成硅锗区之外，也可直接形成硅锗区而不需形成伪间 隔层。在一实施例中，此硅锗区的形成工艺包括如下步骤首先形成栅极堆 叠层，然后形成轻掺杂区和环状/袋状区，接着形成栅极间隔层，之后凹陷此 衬底，以形成凹陷区、再进行外延生长，形成复合结构的硅锗区于凹陷区内， 其中此复合结构的硅锗区包括一低锗浓度材料层位于一高锗浓度材料层上、 随后再掺杂高浓度的源极/漏极区，以及形成硅化区于上述低锗浓度材料层上。
本发明的优选实施例的概念可实施于"P"型金属氧化物半导体(PMOS) 装置和"N"型金属氧化物半导体(NMOS)装置的同时形成的工艺中。除了 NMOS装置的源极/漏极区惨杂"N"型不纯物之外，此NMOS装置较佳具 有和图9相似的结构。此外，NMOS装置的应力层可和PMOS装置的应力层 同时形成。如同公知技术所知， 一压縮应力施加于沟道长度方向(即图9的X 方向)可改善PMOS装置的驱动电流，但会降低NMOS装置的驱动电流。然 而， 一拉伸应力施加于沟道宽度方向(即图9的Y方向)则可同时改善NMOS 装置和PMOS装置的驱动电流。因此，虽然NMOS装置中的硅锗区的净效 应(neteffect)仍是不利的，但外延区32的形成，确实可降低此不利的影响。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任 何所属领域的技术人员，在不脱离本发明的精神和范围内，当可做更动与修 改，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
权利要求
1.一种半导体结构，包括一半导体衬底；一栅极堆叠层，位于该半导体衬底上；一第一硅锗区，位于该半导体衬底中且相邻该栅极堆叠层，其中该第一硅锗区具有一第一原子百分比，该第一原子百分比是指硅和锗中的锗所占的原子百分比；一硅化区，位于该第一硅锗区之上，其中该硅化区具有一第二原子百分比，该第二原子百分比是指硅和锗中的锗所占的原子百分比，且其中该第二原子百分比实质上低于该第一原子百分比。
2. 如权利要求1所述的半导体结构，其中部分该第一硅锗区直接位于一 栅极间隔层之下，且其中该栅极间隔层位于该栅极堆叠层的一侧壁上。
3. 如权利要求1所述的半导体结构，且其中该第二原子百分比低于该第 一原子百分比约5个原子百分比。
4. 如权利要求1所述的半导体结构，且其中该第二原子百分比实质上接 近0%。
5. 如权利要求1所述的半导体结构，还包括一第二硅锗区，该第二硅锗 区位于该硅化区和该第一硅锗区之间，其中该第二硅锗区具有一第三原子百 分比，该第三原子百分比是指硅和锗中的锗所占的原子百分比，且该第三原 子百分比实质上低于该第一原子百分比。
6. 如权利要求5所述的半导体结构，其中该第一硅锗区还包括一延伸 区，该延伸区位于该第一硅锗区的水平部之上，且其中该延伸区与该第二硅 锗区和该硅化区的内缘相邻。
7. 如权利要求6所述的半导体结构，其中该第二硅锗区和该第一硅锗区 的该延伸区具有一界面，该界面直接位于一栅极间隔层之下。
8. —种半导体结构，包括 一半导体衬底；一栅极堆叠层，位于该半导体衬底上； 一栅极间隔层，位于该栅极堆叠层的一侧壁上； 一硅锗区，位于该半导体衬底中且与该栅极堆叠层相邻，其中该硅锗区 包括一第一区域，包括一水平部和一位于该水平部上的垂直部，其中该第一 区域具有一第一原子百分比，该第一原子百分比是指在硅和锗中的锗所占的 原子百分比，且其中该垂直部是直接位于该栅极间隔层之下；以及一第二区域，位于该第一区域的水平部上，其中该第二区域具有一第二 原子百分比，该第二原子百分比是指在硅和锗中的锗所占的原子百分比，且 其中该第二原子百分比实质上低于该第一原子百分比。
9. 如权利要求8所述的半导体结构，还包括一硅化区，位于该第二区域 上，其中该硅化区具有一第三原子百分比，该第三原子百分比是指在硅和锗 中的锗所占的原子百分比，且其中该第三原子百分比实质上等于该第二原子 百分比。
10. 如权利要求9所述的半导体结构，其中该第三原子百分比约为0 %。
11. 如权利要求8所述的半导体结构，其中该第一原子百分比介于10% 和30%之间。
12. 如权利要求8所述的半导体结构，其中该第二原子百分比和该第一 原子百分比相差超过5个原子百分比。
13. 如权利要求8所述的半导体结构，其中该第二区域的厚度小于500A。
14. 如权利要求8所述的半导体结构，其中该第二区域的厚度小于250A。
15. —种半导体结构，包括 一半导体衬底；一 "P"型金属氧化物半导体装置，位于该半导体衬底的一表面上；一 "N"型金属氧化物半导体装置，位于该半导体衬底的该表面上，其中该"P"型金属氧化物半导体装置和该"N"型金属氧化物半导体装置各自包括一栅极堆叠层，位于该半导体衬底上；一第一硅锗区，位于该半导体衬底中且与该栅极堆叠层相邻，其中 该第一硅锗区具有一第一原子百分比，该第一原子百分比是指在硅和锗中的 锗所占的原子百分比；以及一第二硅锗区，位于该第一硅锗区上，其中该第二硅锗区具有一第 二原子百分比，该第二原子百分比是指在硅和锗中的锗所占的原子百分比， 且该第二原子百分比实质上低于该第一原子百分比。
16. 如权利要求15所述的半导体结构，其中还包括一硅化区，位于该第 二区域上，其中该第硅化区具有一第三原子百分比，该第三原子百分比是指 在硅和锗中的锗所占的原子百分比，且其中该第三原子百分比实质上低于该 第一原子百分比。
17. 如权利要求15所述的半导体结构，其中该第二原子百分比和该第一 原子百分比相差超过5个原子百分比。
18. 如权利要求15所述的半导体结构，其中该第一硅锗区还包括一延伸 区，该延伸区位于该第一硅锗区的一水平部上，且其中该延伸区位于一栅极 间隔层之下，且其中该栅极间隔层位于该栅极堆叠层的一侧壁上。
19. 如权利要求18所述的半导体结构，其中该第二硅锗区和该延伸区具 有一界面，该界面实质上对准该栅极间隔层的一外缘。
20. 如权利要求18所述的半导体结构，其中该延伸区具有两个外缘，且 该两外缘实质上位于栅极间隔层之下。
全文摘要
本发明提供一种半导体结构，包括一半导体衬底；一栅极堆叠层，位于该半导体衬底上；一硅锗区，位于该半导体衬底中且与该栅极堆叠层相邻，其中该硅锗区具有一第一原子百分比，该第一原子百分比是指硅和锗中的锗所占的原子百分比；一硅化区，位于该硅锗区之上，其中该硅化区具有一第二原子百分比，该第二原子百分比是指硅和锗中的锗所占的原子百分比，且其中该第二原子百分比实质上低于该第一原子百分比。因此，本发明可降低硅化物(或锗的硅化物)的片电阻和表面轮廓，以改善金属氧化物半导体装置的硅化工艺的形成方式。
文档编号H01L29/38GK101373788SQ20081009352
公开日2009年2月25日 申请日期2008年4月23日 优先权日2007年4月27日
发明者岸本耕, 张传理, 张宇恩, 林俊杰, 洪维远, 许伟华, 郑吉峰 申请人:台湾积体电路制造股份有限公司