专利名称：导电插塞的制作方法
技术领域：
本发明涉及半导体器件制作领域，尤其涉及导电插塞的制作方法。
背景技术：
随着ULSI (超大规模集成)技术的飞速发展，半导体设备的布线设计原则的小型化在不断进展。被集成的元件数量在增加，大规模集成电路的布线更为复杂，在此情况下，多层互连吸引了注意力，接触孔金属钨沉积便是其中关键的一种互连技术。
随着半导体元件高度集成化的发展，接触孔的临界尺寸不断减小，深度变深，深宽比(AR， Aspect Ratio)不断增加，例如，lOOnm以下的深亚微米工艺中，DRAM器件中位线上电容器的接触孔深宽比已经大于IO : 1。这种高深宽比的接触孔中通常需要用化学气相沉积法填充金属钨，但是由于钨与层间介质层中的氧化物粘附力不强，并且如果钨沉积直接在半导体衬底的硅表面上进行，反应物六氟化钨(WF6)会与硅发生反应，导致对硅的消耗以及对半导体衬底的侧向侵蚀，所以在钨沉积之前必须先沉积一层粘附层和一层阻挡层。这个粘附层/阻挡层使得钨能够完全地粘连在接触孔内的氧化物上，并有效地防止WFe与半导体衬底中硅发生反应。 目前首选的是以钛(Ti)作为粘附层，以氮化钛(TiN)起阻挡及粘附钨的作用。Ti和层间介质层中氧化物有非常好的粘连性，并能够和硅反应形成TiSix，大大减小接触电阻；而TiN层一方面具有防止Ti层和WF6之间的反应的作用，另一方面与钨具有很好的粘附性。 然而，为了整合高深宽比结构上不同类的粘附层与阻挡层，需要对金属钨沉积技术进行革新。 一种以清除与反应周期循环交错的反应物连续脉冲，所发展的钨金属成核技术已被开发出来——脉冲成核层(pulsed皿cleationlayer， PNL)。 所述金属钨成核技术指金属钨化学气相沉积过程包含3个步骤起始、成核与填充。起始过程包括晶圆曝露在乙硼烷(B2H6)中，所述晶圆上已形成有接触孔，其中接触孔内壁形成有阻挡层。暴露在乙硼烷中可增强阻挡层的阻挡性能，防止粘附层(Ti)被WFe侵蚀，产生火山缺陷，其原理为乙硼烷分子填入晶界中，使阻挡层(TiN)致密，进而使后续填充的金属钨不会顺着裂缝进入金属布线层或层间介质层中。 起始过程之后是成核过程，此过程传统上包含了先后通入的硅甲烷(SiH4)与WF『
在成核中使用硅甲烷防止了 WF6与半导体的硅或是阻挡层中的钛金属接触层反应，同时也
促进成核反应的发生。第三步骤填充，以氢气(H2)还原WFe，在接触孔中填充满金属钨，形
成导电插塞。氢气是用来取代SiH4，以获得最低的电阻率和微尘数量。 现有形成脉冲成核层的方式请参考申请号为200610026562的中国专利申请公开
的技术方案。 然而，现有采用脉冲成核层工艺填充金属钨时，在起始过程中，由于通入的B2H6的时间为5秒，阻挡层表面仍不够平整，致密性不高，使后续填充的金属钨中产生孔洞(如图1中标号10所示)，所述孔洞会导致较高的接触电阻，使器件电性能劣化。
发明内容
本发明解决的问题是提供一种导电插塞的制作方法，防止填充接触孔的金属钨中
产生孔洞。 为解决上述问题，本发明提供一种导电插塞的制作方法，包括提供形成有层间介质层的半导体衬底，所述层间介质层中包含有贯穿层间介质层的接触孔，其中，层间介质层上及接触孔内壁形成有阻挡层；利用脉冲成核层工艺在阻挡层上及接触孔内形成晶核层及填充导电材料，其中在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀；平坦化导电材料及晶核层至露出阻挡层，形成导电插塞。
可选的，所述将带有各膜层的半导体衬底曝露在乙硼烷中的时间为6秒 25秒。
可选的，所述脉冲成核层工艺中起始步骤采用的气体为B^e，流量为250sccm 500sccm。通入B2H6的同时通入载气体氩气。所述B2He与氩气的流量比为1 : 10 1 : 15。
可选的，所述脉冲成核层工艺中成核步骤采用的气体为SiH4和WF6，其中SiH4的流量为200sccm 300sccm， WF6的流量为200sccm 400sccm。通入SiH4和WF6的同时通入
载气体氩气。所述siHpWFe与氩气的流量比为i : i : io i : 2 : 15。所述通入siH4、
WF6与氩气的时间为0. 3秒 2秒，采用的温度为250°C 400°C 。 可选的，所述脉冲成核层工艺中填充步骤采用的气体为H2和WF6，其中H2的流量为15000sccm 20000sccm， WF6的流量为150sccm 250sccm。通入H2和WF6的同时通入载
气体氩气。所述WFe、 h2与氩气的流量比为i : 60 : 40 i : ioo : 60。所述通入WFe、
H2与氩气的时间为12秒 65秒，采用的温度为300°C 450°C。 可选的，所述阻挡层的材料为氮化钛，厚度为50埃 100埃。形成阻挡层的方法为化学气相沉积法。 与现有技术相比，本发明具有以下优点在利用脉冲成核层工艺在阻挡层上及接触孔内填充导电材料过程中，在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀。将阻挡层曝露时间调控至使乙硼烷分子充分填入晶界中，完全填充阻挡层由于沉积时应力作用而产生的裂缝，使阻挡层(TiN)的致密性及均匀性更好，不但能使后续填充的钨金属不会流入金属布线层或层间介质层中，而且使后续填充的金属钨中不会产生孔洞，防止接触电阻升高，提高器件的电性能。 进一步，将带有各膜层的半导体衬底曝露在乙硼烷中的时间为6秒 25秒。能使乙硼烷分子充分填入晶界中，完全填充阻挡层由于沉积时应力作用而产生的裂缝，使阻挡层(TiN)的致密性及均匀性更好，不但能使后续填充的钨金属不会流入金属布线层或层间介质层中，而且使后续填充的金属钨中不会产生孔洞，防止漏电流产生，提高器件的电性
图1是现有工艺形成的导电插塞中金属钨产生缺陷的效果 图2是本发明形成导电插塞的具体实施方式
流程 图3至图6是本发明形成导电插塞的实施例示意 图7是本发明形成的导电插塞中接触孔内金属钨的效果图。
具体实施例方式
现有采用脉冲成核层工艺填充金属钨时，在起始过程中，由于通入的B2H6的时间为5秒，阻挡层表面仍不够平整，致密性不高，使后续填充的金属钨中产生孔洞，所述孔洞会导致接触电阻升高，使器件电性能劣化。因此本发明将带有各膜层的半导体衬底曝露在乙硼烷中的时间为6秒 25秒。能使乙硼烷分子充分填入晶界中，完全填充阻挡层由于沉积时应力作用而产生的裂缝，使阻挡层(TiN)的致密性及均匀性更好，不但能使后续填充的钨金属不会流入金属布线层或层间介质层中，而且使后续填充的金属钨中不会产生孔洞，防止接触电阻升高，提高器件的电性能。 下面结合附图对本发明的具体实施方式
做详细的说明。 图2是本发明形成导电插塞的具体实施方式
流程图。如图2所示，执行步骤S11，提供形成有层间介质层的半导体衬底，所述层间介质层中包含有贯穿层间介质层的接触孔，其中，层间介质层上及接触孔内壁形成有阻挡层。 执行步骤S12，利用脉冲成核层工艺在阻挡层上及接触孔内形成晶核层及填充导电材料，其中在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀。 带有各膜层的半导体衬底中各膜层指半导体衬底上的层间介质层、阻挡层以及晶核层等。 执行步骤S13，平坦化导电材料及晶核层至露出阻挡层，形成导电插塞。
图3至图6是本发明形成导电插塞的实施例示意图。如图3所示，提供半导体衬底200，所述半导体衬底200上形成有晶体管等器件；在半导体衬底200上用溅射法或化学气相沉积法等形成金属布线层202，其中金属布线层202的材料为铝或铝铜合金；用化学气相沉积法在金属布线层202上形成层间介质层203，用于膜层间的隔离，所述层间介质层203的材料为氧化硅；在层间介质层203表面形成抗反射层204，用以后续曝光工艺中保护下面的膜层；在抗反射层204上旋涂光刻胶层206，对光刻胶层206进行曝光及显影处理，形成开口图形，用以定义后续的接触孔；以光刻胶层206为掩膜，用干法蚀刻法蚀刻抗反射层204及层间介质层203至露出金属布线层202，形成接触孔205。 除本实施例外，还可以直接在半导体衬底200上形成层间介质层203，并在层间介质层203中形成露出半导体衬底200。 如图4所示，用灰化法去除光刻胶层206，然后再用湿法蚀刻法去除残留的光刻胶层206和抗反射层204。利用化学气相沉积法在层间介质层203及接触孔205内壁形成粘附层208，所述粘附层208的材料为钛，厚度范围可以在240埃 800埃之间；作为粘附层208的钛和层间介质层203中氧化硅有非常好的粘连性，并能够和硅反应形成TiSi,，大大减小接触电阻。 然后，用化学气相沉积法在粘附层208上形成阻挡层209，所述阻挡层209的材料为氮化钛，其作用一方面具有防止粘附层208中的钛层和后续的WFe气体之间发生反应，另一方面以防止后续接触孔205内的导电物质扩散至层间介质层203中，同时其与钨有很好的粘附能力。 如图5所示，采用脉冲成核层工艺在阻挡层209上形成晶核层207和导电材料210，且将导电材料210填充满接触孔205，所述晶核层207和导电材料210的材料为钨。其中晶核层207的作用为增强导电材料210与阻挡层209的粘附能力。 脉冲成核层技术是通过在反应周期中加入清除周期，循环交替进行反应物的连续脉冲的工艺方法，其反应气体是依序周期性地通入的。 所述脉冲成核层工艺过程可分为起始、成核及填充三步，在各步骤中，是以脉冲方式完成反应气体的通入及抽取操作，其中通入反应气体时会有载气体同时通入，本实施例中所用载气体为氩气。 第一步的起始步骤中所用的反应气体为B^e，其流量范围在250sccm(立方厘米/分) 500sccm之间，反应时间为6秒 25秒，反应室的温度为300°C 410°C，同时充入的载气体的流量范围可以在3400sccm至5000sccm。其中B2H6与载气体氩气之间的流量比
为i : io i : 15。 作为一个优选的实施例，当通入反应气体B2H6的流量为450sccm，反应时间为15秒，反应室的温度为30(TC时，能使阻挡层209的致密性及均匀性达到最佳。
然后，用氩气体清除82116，清除时间为2秒。 本实施例中，通入乙硼烷的时间为6秒 25秒。能使乙硼烷分子充分填入晶界中，完全填充阻挡层209由于沉积时应力作用而产生的裂缝，使阻挡层209(TiN)的致密性及均匀性更好，不但能使后续形成的晶核层致密均匀，而且能使填充的导电材料钨金属不会流入金属布线层或层间介质层中，且后续填充的金属钨中不会产生孔洞，防止漏电流产生，提高器件的电性能。 第二步的成核步骤中，是利用SiH4和WF6作为反应气体沉积晶核层207，所述晶核层207材料为鸨。其中，具体的工艺参数可设置如下SiH4的流量可以在200sccm 300sccm之间；WF6流量可以在200sccm 400sccm之间；可以采用前步中所用的载气体，SiH4、WF6和
氩气这三种气体的流量比可以在i : i : io到i : 2 : 15之间。通入气体的时间为o. 3
秒 2秒，采用的温度为250°C 400°C。 作为一个优选的实施例，当通入反应气体SiH4和WF6的流量分别为250sccm和270sccm，反应时间为0. 3秒，反应室的温度为300°C时，沉积的钨层厚度及质量达到最佳。
第三步是填充过程，这一步采用的是恒流方式操作，通入的反应气体为WF6和H2，在接触孔205内填充满金属鸨；其中，WF6的流量范围在150sccm 250sccm之间；H2的流量范围在15000sccm 20000sccm之间。所用的载气体与前两步中一致，WF6、 H2和氩气这
三种气体的流量比可以在i : 60 : 40到i : 100 : 60之间。通入气体的时间为12秒
65秒，采用的温度为300°C 450°C。 作为一个优选的实施例，当通入反应气体^和WFe的流量分别为19000sccm和200sccm，反应时间为60秒，反应室的温度为395°C时，填充的导电材料钨质量达到最佳。
如图6所示，用化学机械抛光法对导电材料210、阻挡层209和粘附层208进行平坦化至露出层间介质层203，形成导电插塞212。 图7是本发明形成的导电插塞中接触孔内金属钨的效果图。如图7所示，本发明将带有各膜层的半导体衬底曝露在乙硼烷中的时间为6秒 25秒。能使乙硼烷分子充分填入晶界中，完全填充阻挡层由于沉积时应力作用而产生的裂缝，使阻挡层(TiN)的致密性及均匀性更好，不但能使填充至接触孔中的钨金属不会流入金属布线层或层间介质层中，而且使填充的金属钨100中不会产生孔洞，防止漏电流产生，提高器件的电性能。 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术
人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应
当以权利要求所限定的范围为准。
权利要求
一种导电插塞的制作方法，其特征在于，包括提供形成有层间介质层的半导体衬底，所述层间介质层中包含有贯穿层间介质层的接触孔，其中，层间介质层上及接触孔内壁形成有阻挡层；利用脉冲成核层工艺在阻挡层上及接触孔内形成晶核层及填充导电材料，其中在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀；平坦化导电材料及晶核层至露出阻挡层，形成导电插塞。
2. 根据权利要求1所述导电插塞的制作方法，其特征在于，所述将带有各膜层的半导 体衬底曝露在乙硼烷中的时间为6秒 25秒。
3. 根据权利要求1所述导电插塞的制作方法，其特征在于，所述脉冲成核层工艺中起 始步骤采用的气体为82116，流量为250sccm 500sccm。
4. 根据权利要求3所述导电插塞的制作方法，其特征在于，通入B2H6的同时通入载气 体氩气。
5. 根据权利要求4所述导电插塞的制作方法，其特征在于，所述B2He与氩气的流量比为i : io i : 15。
6. 根据权利要求i所述导电插塞的制作方法，其特征在于，所述脉冲成核层工艺中成核步骤采用的气体为Si仏和WFe，其中SiH4的流量为200sccm 300sccm， WF6的流量为 200sccm 400sccm。
7. 根据权利要求6所述导电插塞的制作方法，其特征在于，通入SiH4和WFe的同时通 入载气体氩气。
8. 根据权利要求7所述导电插塞的制作方法，其特征在于，所述SiH4、 WF6与氩气的流量比为i : i : io i : 2 : 15。
9. 根据权利要求8所述导电插塞的制作方法，其特征在于，所述通入SiH4、 WF6与氩气 的时间为0. 3秒 2秒，采用的温度为250°C 400°C。
10. 根据权利要求1所述导电插塞的制作方法，其特征在于，所述脉冲成核层工艺中 填充步骤采用的气体为H2和WFe，其中H2的流量为15000sccm 20000sccm， WF6的流量为 150sccm 250sccm。
11. 根据权利要求10所述导电插塞的制作方法，其特征在于，通入H2和WF6的同时通 入载气体氩气。
12. 根据权利要求11所述导电插塞的制作方法，其特征在于，所述WFe、 H2与氩气的流量比为i : 60 : 40 i : ioo : 60。
13. 根据权利要求12所述导电插塞的制作方法，其特征在于，所述通入WF6、 H2与氩气 的时间为12秒 65秒，采用的温度为300°C 450°C。
14. 根据权利要求1所述导电插塞的制作方法，其特征在于，所述阻挡层的材料为氮化 钛，厚度为50埃 100埃。
15. 根据权利要求14所述导电插塞的制作方法，其特征在于，形成阻挡层的方法为化 学气相沉积法。
全文摘要
一种导电插塞的制作方法，包括提供形成有层间介质层的半导体衬底，所述层间介质层中包含有贯穿层间介质层的接触孔，其中，层间介质层上及接触孔内壁形成有阻挡层；利用脉冲成核层工艺在阻挡层上及接触孔内形成晶核层及填充导电材料，其中在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀；平坦化导电材料及晶核层至露出阻挡层，形成导电插塞。本发明使后续填充的金属钨中不会产生孔洞，防止接触电阻升高，提高器件的电性能。
文档编号H01L21/768GK101728315SQ200810201778
公开日2010年6月9日 申请日期2008年10月24日 优先权日2008年10月24日
发明者保罗, 胡宇慧, 苏娜 申请人:中芯国际集成电路制造(上海)有限公司