专利名称：浮体存储器阵列的制作方法
浮体存储器阵列 背景
本发明总地涉及存储器，尤其涉及浮体存储器结构。
所谓的浮体存储器，例如浮体动态随机存取存储器(FB-DRAM) —般包括浮 体存储器单元的阵列。浮体单元一般由例如通过绝缘体上硅(SOI)类工艺位于 绝缘体顶部或位于具有单独添加的绝缘区的体加工芯片顶部的MOSFET(金属氧 化物半导体场效应管)形成。FB单元使用所谓的"历史"效应，其中传导过具 有浮体的晶体管的电荷中的一些被浮体就像电容那样保留。被保留的电荷量受
不同参数影响，例如将浮体绝缘的绝缘体的量、浮体场强偏置量、当然还有传 导过它的电荷量，该电荷量是晶体管的门限电压以及所施加的栅极电压和漏极 /源极电压的函数。
图la示出例如用于浮体单元DRAM的动态随机存取存储器(DRAM)阵列的传 统布局的一部分。图示出有源条102(102A-120C)、位线导体条104(104A-104C)、 字线导体条106(106-106F)、导电源极线108(108A-108C)、导电迹线110和通 路lll，用来容纳晶体管单元。有源区102包括沟道传导端子(源极、漏极)以 及体，该体的至少一部分在传导端子之间以在适当偏置时形成沟道(源极和漏 极之间的一部分体形成在栅极被充分偏置时在源极和漏极之间传导电荷载流 子的沟道。如果栅极如此偏置且足够的电位在沟道两侧下降，则根据电位的方 向将"1"或"0"写入其中，要理解FET—般为对称器件，任一沟道传导端子 可以是源极或漏极，这取决于它们如何偏置)。
对每个晶体管来说，第一沟道传导端子(例如漏极)借助通路111和导体 110耦合于位线104;第二沟道传导端子(例如源极)耦合于源极线108;而栅极 耦合于字线导体条106。在这种布局中，垂直相邻的晶体管共享共用源极线， 而垂直对齐的单元共享共用位线104。同样在该描述中，源极线耦合于固定的 供电基准(例如地面)，而位线和字线是可寻址的。参见
图1B，在该描述中，FB单元使用相对高的位线(BL)偏置利用碰撞电 离来置位(例如将数据"1"写入)或擦除(将数据"0"写入)一个单元(注意术 语擦除和置位分别为任意赋值的"0"和"1"，并且是可逆的)。具体地说， 如果擦除所选单元，则将-2.0V电位施加在位线和源极线两侧。相反，如果置 位一个单元，则将2. 0V电位施加于位线和源极线两侧。
图1B示出图1A的四个相邻晶体管(T1-T4)的沟道传导的施加电压电平以 及栅极端子、浮体(注意该体不直接耦合于偏置电压而是从绝缘体暴露于相应 电场，例如在其下方，该体被偏置并像电容器那样工作)。在编程期间，要编 程的所选单元(所选字线、图1B中的T2和T4)通过位线编程，这使正或负2. 0V 电位在位线和源极线两侧下降，这分别取决于是将"1"还是"0"编程入该单 元。
遗憾的是，通过这种配置，与所选单元垂直对齐且与其相邻的例如n和
T3的单元的沟道也暴露于-2.0或2.0V的写电位。由于栅极诱导的漏极漏电 (GIDL)效应，这使它们的数据翻转或丢失，即使它们的栅极未被选择。
附图简述
本发明的实施例以示例方式示出，但不构成限制，在附图中相同的附图标 记表示相同的部件。
图1A是传统浮体存储器阵列的一部分的图。
图1B示出在图1A的存储器阵列的编程阶段相邻晶体管的电压电平。
图2A是根据一些实施例的浮体存储器阵列的一部分。
图2B示出在图2A的存储器阵列的擦除阶段相邻晶体管的电压电平。
图2C示出在图2A和2B的存储器阵列的编程阶段相邻晶体管的电压电平。
图3是根据一些其它实施例的浮体存储阵列的一部分。
图4是根据一些实施例的具有浮体存储器的计算机系统的框图。
详细说明
根据一些实施例，本文提供允许使用充分的沟道电位降(例如对于现今使
6用的典型晶体管参数为超过1.5V)对所选单元编程的布局(例如DRAM单元阵列 的布局)。同时，相邻晶体管单元不受额外的有害沟道电位降的影响，该有害 沟道电位降足以使数据破坏或需要不合理地增加刷新率。
图2A示出根据一些实施例的FB单元阵列的布局的一部分。除了若干不同 点外，该布局类似于图1A的布局。首先，它对每个有源条102采用附加的位 线导体204，这允许具有共用源极线和相邻字线的晶体管(例如具有共用源极线 208A和相邻字线206A、 206B的晶体管T1、 T2)具有不同的位线204(例如使晶 体管Tl和T2具有位线204A、 204B)。这使具有共用源极线的相邻晶体管在不 同沟道电位降偏置。
(注意例如在其它实施例中，可通过对相邻的晶体管对使用具有共用位线 的独立源极线来获得相同的结果，如图3所示。g卩，为了获得适当的碰撞电离， 可使用附加的源极线和/或位线以使用足够的沟道电压降对一个或多个所选单 元执行写操作而不会将相同的电压降施加于未选择的单元。此外，电压方向一 般是不受限制的。需要足够的沟道电位降用于碰撞电离，但哪个沟道端子电位 更高则一般不是问题。当然这受到基于例如FET是P沟道FET还是N沟道FET 以及FET的门限电压的影响。)
通过所述实施例，共享共用源极线的字线对(例如206A、 206B)可使用导 体213耦合在一起。例如，在所描述的实施例中，字线导体206A、 206B通过 导体213A耦合在一起。这对执行例如将0写至阵列中的每个单元的写擦除操 作而言更为有效(将在下文中结合图2B予以说明)。另外，在本实施例中，源 极线不耦合于固定基准而是可单独寻址的。如此，所选单元可取得充分的碰撞 电离电压而不必将同一沟道电位降施加于同一位线上的其它单元。
根据一些实施例，数据依照2次循环写处理被编程。在第一循环中，字线 中的所有单元被擦除(即编程以"0")。接着，在第二循环中，存储"1"的单 元被置位，即编程以"1"。这可用来提供更稳定的数据写和存储。图2A的耦 合在一起的相邻字线可提供更有效的擦除操作，依照该处理，允许每个擦除循 环擦除两倍那样多的行。
图2B示出低干扰程序擦除操作的电压电平。通过选择其字线，擦除T3200880022484.2 和T4。将IV电位施加于所有位线，同时将IV电位施加于所选字线并将-1. 0V 电位施加于所选源极线。对于未选择的单元(T1、 T2)，将-lV施加于字线并将 0.7V施加于源极线。如此，在已选单元的源极线和位线之间产生-2.0的电位 降以擦除这些单元，但在未选择的单元的源极线和漏极线之间只有-0.3V的电 位降，这对于低干扰是合理的。通过这种方法，要被擦除的单元仍然接收高沟 道电位降(如在图1A的例子中的-2V)以实现碰撞电离。然而，其它电位降ARE 传播开来以减少最坏情形的干扰状况(注意在本例中，负擦除电位从源极线至 位线下降而不是从位线至源极线下降，图1B的情形也是如此)。
图2C示出2次循环擦除-置位程序操作的写-置位(写'1)循环的电压电平。 在本例中，T4和T3被选择写入，它们的字线处于1V而源极线处于2V。在它 们的字线处于-lV而源极线处于0. 7V的情况下，Tl和T2未被选择。在本例中， 假设"1"被编程入T4而"0"被编程入T3。因此，Tl、 T4的位线处于0V，而 T2、 T3的位线处于1V。这导致从T4的源极线至位线施加+2V电压降，使"l" 写入其中。另一方面，从T3的源极线至位线只施加有1V，因此它是不变的， 即1V的SL-BL电压降不足以覆写来自擦除周期施加的-2V电位降的"0"。
参见图4，图中示出计算机系统的一个例子。所描述的系统总地包括耦合 于电源404、无线接口 408和存储器406的处理器402。该处理器402耦合于 电源404以在操作时从电源404接收功率。无线接口 408耦合于天线409以通 过无线接口芯片408将处理器可通信地连接于无线网络(未示出)。微处理器 402包括一个或多个嵌入的FB单元阵列以充当处理器中的高速缓冲存储器。
应当注意到，所描述的系统可以不同形式实现。即，它可实现在单个芯片 模块中、电路板或具有多个电路板的底板。同样，它可构成一个或多个完整的 计算机，或者构成计算机系统内有用的部件。
本发明不局限于所描述的实施例，而是可以在所附权利要求书的精神和范 围内修改和变化地实现。例如，本发明的实施例覆盖多栅单元以及单栅单元。 例如通过双栅单元，例如其前栅和后栅用来控制体的电荷存储参数，图2和图 3的布局可与耦合于字线的前门一起使用。又如，当使用碰撞电离来阐述编程 技术时，例如GIDL编程的其它编程技术也是可行的并且在本发明的范围内。
8另外，要理解本发明适用于全部类型的半导体集成电路("ic")芯片。这些IC
芯片的实例包括但不局限于处理器、控制器、芯片集元件、可编程逻辑阵列
(PLA)、存储器芯片、网络芯片等。
另外，应当理解示例性尺寸/模型/值/范围可以是已给出的，尽管本发明 不局限于此。随着制造技术(例如光刻法)随时间而成熟，可望制造出更小尺寸 的器件。另外，为了简化阐述和讨论，并且为了不混淆本发明，IC芯片和其它 器件公知的功率/接地连接可示出于附图中或不示出于附图中。此外，诸多配 置可以框图的形式示出以避免混淆本发明，并且鉴于参照这些方框图配置实现 的细节对于实现本发明所使用的平台具有很高的依赖性这一事实，这些细节应 当在本领域内技术人员的视野内。特定的细节(例如电路)被详述以描述本发明 的示例性实施例，然而本领域内技术人员应当清楚知道，本发明可不包含这些 具体细节或以这些具体细节的变例来实现。说明书因此被认为是示例性而非限 制性的。
权利要求
1.一种芯片，包括浮体单元的阵列，每个所述浮体单元各自具有沟道和用以控制所述沟道中的传导的栅极，所述阵列包括导电信号线以可控地在已选单元的沟道两侧施加碰撞电离电位而不会将所述碰撞电离电位施加于未经选择的单元。
2. 如权利要求1所述的芯片，其特征在于，所述传导信号线包括耦合于 所述单元的源极的位线以及耦合于所述单元的漏极的源极线，所述位线和所述 源极线单独可选地耦合于两个或更多个不同电压电平。
3. 如权利要求2所述的芯片，其特征在于，相邻的单元对共享共用源极 线但具有不同的位线。
4. 如权利要求3所述的芯片，其特征在于，所述相邻的单元对共享耦合 于其栅极的同一字线。
5. 如权利要求2所述的芯片，其特征在于，相邻的单元对共享共用位线 但具有不同的源极线。
6. 如权利要求5所述的芯片，其特征在于，所述相邻的单元对共享耦合 于其栅极的共用字线。
7. 如权利要求l所述的芯片，其特征在于，所述碰撞电离电位超过1.5V。
8. 如权利要求1所述的芯片，其特征在于，每个单元具有两个或更多个 栅极。
9. 如权利要求1所述的芯片，其特征在于，所述单元排列成行和列，其 中共用列中的单元共享共用源极线和字线，但所述共用列中的相邻单元具有不 同的位线。
10. —种存储器，包括设置成行和列并各自具有栅极和沟道的多个浮体单元； 耦合于相邻行的成对单元的沟道的一组第一导体；以及 各自耦合于共用列中的交替单元的沟道的一组第二导体，其中足以写入值 的电位可施加在所选沟道两侧而不会使所述电位加至未经选择的沟道。
11. 如权利要求10所述的存储器，其特征在于，所述一组第一导体耦合于单元源极，而所述一组第二导体耦合于单元漏极。
12. 如权利要求10所述的存储器，其特征在于，所述一组第一导体耦合 于单元漏极，而所述一组第二导体耦合于单元源极。
13. 如权利要求10所述的存储器，其特征在于，每个单元具有两个或更多个栅极。
14. 如权利要求10所述的存储器，其特征在于，包括各自耦合于共用行 中的单元的栅极一组第三导体。
15. 如权利要求10所述的存储器，其特征在于，所述足以写入值的电位 超过1.5V。
16. —种系统，包括(a) 微处理器，其包括浮体单元的阵列，每个所述浮体单元各自具有沟道和 控制沟道中的传导的栅极，所述阵列包括导电信号线以可控地在已选单元的沟 道两侧施加碰撞电离电位而不会将所述碰撞电离电位施加于未经选择的单元；(b) 天线；以及(c) 耦合于所述微处理器并耦合于天线以使所述微处理器可通信地连接于 无线网络的无线接口。
17. 如权利要求16所述的系统，其特征在于，所述导电信号线包括耦合 于所述单元的漏极的位线以及耦合于所述单元的源极的源极线，所述为位线和 所述源极线单独可选地耦合于两个或更多个不同电压电平。
18. 如权利要求17所述的系统，其特征在于，相邻的单元对共享共用源 极线但具有不同的位线。
19. 如权利要求18所述的系统，其特征在于，所述相邻的单元对共享耦 合于其栅极的共用字线。
20. 如权利要求17所述的系统，其特征在于，相邻的单元对共享共用位 线但具有不同的源极线。
21. —种方法，包括将数据写入浮体单元的一条线，所述写入动作包括首先将"0"写入所述 线内的所有单元，并随后将"1"写入所述线内的所选择单元。
22. 如权利要求21所述的动作，其特征在于，当将"0"写入所述单元时，将负的碰撞电离电压从源极施加至所述单元的线路的位线，并当将"1"写入 所述已选单元时，将正的碰撞电离电压从源极施加至所述单元的线路的位线。
全文摘要
本文提供在阵列中的已选浮体单元的沟道两侧施加碰撞电离电位而不会将该电位加至其它未选择的单元的布局的实施例。
文档编号H01L27/108GK101689550SQ200880022484
公开日2010年3月31日 申请日期2008年6月25日 优先权日2007年6月30日
发明者D·索马瑟科哈, P·L·D·张, U·E·阿维齐 申请人:英特尔公司