半导体装置以及半导体装置的制造方法

专利名称：半导体装置以及半导体装置的制造方法
技术领域：
本发明涉及一种半导体装置以及半导体装置的制造方法，特别是涉及一种具有组 合CMOS晶体管与双极性晶体管而成的BiCMOS晶体管结构的半导体装置以及半导体装置的 制造方法。
背景技术：
目前，与无线通信有关的技术快速地发展，在便携式电话机中使用的小型 ICdntegrated Circuit 集成电路)也正在被大力研究、开发。作为主要在便携式电话机 中使用的IC之一，将RF(Radic) Frequency 射频)电路与基带电路搭载(以后也称为混载) 在一个芯片上得到的片上系统受到关注。由于要求片上系统中的RF电路进行高速动作，因此也要求其结构精细化。另一方 面，基带电路与RF电路相比不需要结构的精细化。众所周知，高度精细化技术有可能产生 使制造所需成本增加、制造的成品率降低的问题。另外，众所周知，构成IC的晶体管有CMOS(ComplementaryMOS 互补型M0S)晶体 管和双极性(Bipolar transistor)晶体管。CMOS晶体管由于栅极电压较低、工艺工序简 单，因此被应用在很多IC元件中。另一方面，已知双极性晶体管与CMOS晶体管相比有利于 进行高速动作。当将具有相同的精细化结构的双极性晶体管与CMOS晶体管进行比较时，双 极性晶体管能够实现超前CMOS晶体管一代或两代程度的动作速度。考虑到上述方面，在片上系统中，希望由有利于进行高速动作的双极性晶体管构 成RF电路，由制造简单的CMOS晶体管构成基带电路。以后将组合双极性晶体管与CMOS晶 体管而成的晶体管记载为BiCMOS晶体管。双极性晶体管具有纵向和横向双极性晶体管。在纵向双极性晶体管中，载流子从 发射极沿垂直方向流动到达集电极。由于集电极区域形成在距晶圆表面较深的位置处，因 此发射极、集电极之间的电阻变大，不利于进行高速动作。另外，由于需要高浓度的嵌入层、 集电极外延层、深槽介质隔离层(de印trench isolation)等，因此工时增加从而使成本增 加。另一方面，横向双极性晶体管与纵向双极性晶体管相比结构简单。另外，通过对 CMOS晶体管追加少量的工序就能够构成BiCMOS晶体管。并且，由于能够使集电极电极直接 接触集电极区域，因此也有利于高速地进行动作。因此，希望在BiCMOS晶体管中应用载流 子沿横方向流动的横向双极性晶体管。例如在US 2005/0040495A1 (以下也记载为专利文献1)中记载有横向双极性晶体 管。专利文献1所记载的横向NPN型晶体管是被称为横向电流双极性晶体管(Horizontal Current BipolarTransistor(HCBT))的晶体管。

发明内容
发明要解决的问题
然而，上述专利文献1所记载的HCBT并没有考虑到与CMOS晶体管组合来应用为 BiCMOS晶体管。因此，在将HCBT与CMOS晶体管混载来形成BiCMOS的情况下，产生以下的 工艺方面的问题。图49是专利文献1所记载的HCBT的截面图。图49所示的HCBT具备集电极 电极77、基极电极78、发射极电极79。在HCBT的活性区域(在此称为n-hill层)81 上首先形成内部基极(intrinsicBase)层88，并形成用于与外部进行接触的外部基极 (ExtrinsicBase)层 89。图50的(a) 图50的(f)是用于说明图49所示的HCBT的工艺的工序图。在 单独形成HCBT的工艺中，首先形成浅沟槽介质隔离层(shallow trench isolation)，因 此如图50的(a)所示那样，在注入有离子的Si衬底上形成氮化硅膜83，通过蚀刻形成 n-hill层81。然后，如图50的(b)所示，从Si衬底上和被蚀刻的氮化硅膜83上，在整个 面形成CVD (Chemical Vapor D印osition 化学气相沉积)氧化膜，在进行CMP (Chemical Mechanical Polishing 化学机械抛光)之后对整个面进行湿蚀刻。湿蚀刻的结果是如图 50的(c)所示那样，氧化膜90被保留下来而形成浅沟槽介质隔离层。在形成浅沟槽介质隔 离层之后，向n-hill层81的侧面注入离子来形成内部基极层88。并且，如图50的(d)所 示那样，从氮化硅膜83上注入离子来形成外部基极层89。接着，形成掺杂多晶硅膜以及进行蚀刻。在该工序中，如图50的(e)所示，在 n-hill层81上形成杂质浓度比较高的N+多晶硅膜92，在N+多晶硅膜92上形成未掺杂的 多晶硅膜93。接着，通过蚀刻或者CMP与蚀刻的组合来对未掺杂的多晶硅膜93和N+多晶 硅膜92进行蚀刻。此时，由于n-hill层81被氮化硅膜83覆盖，因此被保护免受蚀刻。其 结果是在n-hill层81的周围残留图50的(f)所示的掺杂多晶硅76a、76b。可是，在上述蚀刻中使用的蚀刻液(20%四甲基氢氧化铵的水溶液、以下记载为 “TMAH水溶液”)在n-hill层81与掺杂多晶硅76a、76b之间无法得到充分的选择比。因 此，在专利文献1中，在n-hill层81上预先形成的氮化硅膜83成为掺杂多晶硅76a、76b 的蚀刻掩模。另外，在将HCBT与CMOS晶体管混载时需要使HCBT的基极区域的宽度尽可能小。 因此，必须避免形成CMOS时的热处理的影响，希望在形成CMOS晶体管之后形成HCBT。在形成HCBT之前形成CMOS晶体管的情况下，通过上述浅沟槽介质隔离层的工序 进行元件分离来首先形成CMOS晶体管。但是，在形成CMOS晶体管时，为了防止离子注入时 的沟道效应，一般在Si衬底上形成穿过氧化膜。另外，氮化硅膜83是用于形成浅沟槽介质 隔离层的掩模，因此厚度不均勻，无法用于防止离子注入的沟道效应。因而，为了混载CMOS 晶体管，必须在进行CMOS晶体管的离子注入之前去除氮化硅膜83。这是因为很难选择性地 对氮化硅膜83进行干蚀刻，因此一般通过利用热磷酸对整个面进行湿蚀刻来去除氮化硅 膜83。但是，当在去除掉氮化硅膜83的状态下对掺杂多晶硅76a、76b进行蚀刻时，由于 上述的选择比问题，有可能导致n-hill层81也被蚀刻。图51示意性地示出n-hill层81 被蚀刻的状态。并且，在专利文献1中，在形成HCBT的内部基极层88之后形成外部基极层89。在 这种工艺中，问题在于被注入到外部基极层89的杂质有可能对内部基极层88的杂质分布产生影响。另外，在该工艺中使用(110)面的晶圆，在通过TMAH对多晶硅进行蚀刻时，利用由 (111)面构成的间隔物来保护内部基极层。然而，还残留如下问题利用(110)晶圆很难与 CMOS共用衬底。这种问题是将特有结构的横向双极性晶体管(HCBT)与通过CMOS工艺形成的晶体 管混载时的多个问题的具体例。本发明的目的在于提供一种能够分别地解决这种多个问题 的半导体装置以及半导体装置的制造方法。用于解决问题的方案为了解决以上的问题，本发明的第一发明所记载的半导体装置是混载了横向双极 性晶体管和CMOS晶体管而成的半导体装置，该半导体装置的特征在于，上述横向双极性晶 体管具备开放区域，其是在包围活性区域的元件分离氧化膜上形成开口而得到的区域; 多晶硅膜，其被形成在上述开放区域上；以及保护膜，其覆盖通过在上述元件分离氧化膜上 开口形成上述开放区域而露出的上述活性区域周面的至少一部分，其中，上述多晶硅膜具 有使上述活性区域从上述多晶硅膜露出的厚度，上述保护膜是在将上述多晶硅膜蚀刻到上 述厚度时防止上述活性区域被蚀刻的膜。另外，第二发明所记载的半导体装置是混载了横向双极性晶体管和CMOS晶体管 而成的半导体装置，该半导体装置的特征在于，上述横向双极性晶体管具备开放区域，其 是在包围活性区域的元件分离氧化膜上形成开口而得到的区域；多晶硅膜，其被形成在上 述开放区域上；保护膜，其覆盖通过在上述元件分离氧化膜上开口形成开放区域而露出的 上述活性区域周面的至少一部分；集电极扩散层，其被形成在活性区域；以及集电极电极， 其与上述集电极扩散层的区域直接连接，其中，上述多晶硅膜具有使上述活性区域从上述 多晶硅膜露出的厚度，上述保护膜是在将上述多晶硅膜蚀刻到上述厚度时防止上述活性区 域被蚀刻的膜。另外，第三发明所记载的半导体装置具有横向双极性晶体管，该半导体装置的特 征在于，上述横向双极性晶体管具有衬底，其构成第一导电层；活性区域，其被配置在上 述第一导电层上，具有如下形状从上述第一导电层突出，具备上表面以及与上述上表面接 触的至少一个侧面；开放区域，其是在包围上述活性区域的元件分离氧化膜上形成开口而 得到的区域；多晶硅膜，其被形成在上述开放区域上；发射极区域，其从上述多晶硅膜处进 行固相扩散而得到的区域；以及虚设栅多晶硅，其被形成在上述元件分离氧化膜上，其中， 通过上述虚设栅多晶硅来控制从上述多晶硅膜处进行固相扩散得到的上述发射极区域的 形状。另外，第四发明所记载的半导体装置具有横向双极性晶体管，该半导体装置的特 征在于，上述横向双极性晶体管具备衬底，其构成第一导电层；活性区域，其被配置在上 述第一导电层上，具有如下形状从上述第一导电层突出，具备上表面以及与上述上表面接 触的至少一个侧面；以及元件分离氧化膜，其局部覆盖上述活性区域的上述侧面，其中，上 述活性区域包括极性与上述第一导电层不同的第二导电层，上述活性区域在上述至少一个 侧面的两个相对的位置处以及上述上表面包括极性与上述第一导电层相同的第三导电层。第五发明所记载的半导体装置的特征在于，在第四发明中，上述第三导电层包括 极性与上述第二导电层相同的第四导电层。
第六发明所记载的半导体装置的特征在于，在第五发明中，上述第四导电层与发 射极电极相连接。第七发明所记载的半导体装置的特征在于，在第四至第六发明中，还具备接触电 极，上述活性区域与上述接触电极进行电连接。第八发明所记载的半导体装置的特征在于，在第四至第六发明中，还具备至少两 个接触电极，上述活性区域与上述接触电极进行电连接。第九发明所记载的半导体装置的特征在于，在第四至第八发明中，对上述活性区 域的杂质浓度和活性区域宽度进行设定使得在上述横向双极性晶体管处于电气动作状态 时，上述活性区域整体成为耗尽状态。第十发明所记载的半导体装置的特征在于，在第九发明中，上述活性区域的上述 杂质浓度与上述第三导电层的上述杂质浓度的比率为1 10至1 10000。第十一发明所记载的半导体装置的特征在于，在第三至第十发明中，还具备被集 成于上述衬底上的CMOS晶体管。第十二发明记载了半导体装置的制造方法，该半导体装置是混载横向双极性晶体 管和CMOS晶体管而成的半导体装置，该半导体装置的制造方法的特征在于，包括以下工 序在进行以上述CMOS晶体管的栅电极为掩模来注入杂质的离子注入工序至少一次之后， 形成用于将上述横向双极性晶体管的活性区域的基极区域连接到外部的外部基极区域；通 过去除包围上述活性区域的元件分离氧化膜的规定部分，来在上述活性区域的周围形成开 放区域；对如下区域进行离子注入来形成上述横向双极性晶体管的内部基极区域，该区域 是通过形成上述开放区域而露出的上述活性区域的侧面，并且该区域的一部分与上述外部 基极区域重叠；保护膜形成工序，在上述活性区域的表面形成保护膜，该保护膜在进行后续 工序的蚀刻时保护上述活性区域；在包含上述活性区域和上述开放区域的区域上形成含有 杂质的多晶硅膜，其中，在该活性区域上形成有在上述保护膜形成工序中形成的上述保护 膜；多晶硅蚀刻工序，对上述多晶硅膜只蚀刻规定的厚度；以及使杂质从在上述多晶硅蚀 刻工序的蚀刻中留下的、含有上述杂质的多晶硅膜处进行固相扩散来形成发射极扩散层区 域、集电极扩散层区域。第十三发明所记载的半导体装置的制造方法的特征在于，在第十二发明中，上述 保护膜是具有如下厚度的氧化膜该厚度防止上述横向双极性晶体管的活性区域在上述多 晶硅蚀刻工序中被蚀刻。第十四发明记载了半导体装置的制造方法，该半导体装置是混载了横向双极性晶 体管和CMOS晶体管而成的半导体装置，该半导体装置的制造方法的特征在于，包括以下工 序在进行以上述CMOS晶体管的栅电极为掩模来注入杂质的导电层形成工序至少一次之 后，形成用于将上述横向双极性晶体管的活性区域的基极区域连接到外部的外部基极区 域；通过去除包围上述活性区域的元件分离氧化膜的规定部分，来在上述活性区域的周围 形成开放区域；对如下区域进行离子注入来形成上述横向双极性晶体管的内部基极区域， 该区域是通过形成上述开放区域而露出的上述活性区域的侧面，并且该区域的一部分与上 述外部基极区域重叠；保护膜形成工序，在上述活性区域的表面形成保护膜，该保护膜在进 行后续工序的蚀刻时保护上述活性区域；在包含上述活性区域和上述开放区域的区域上形 成含有杂质的多晶硅膜，其中，在该活性区域上形成有在上述保护膜形成工序中形成的上述保护膜；多晶硅蚀刻工序，对上述多晶硅膜只蚀刻规定的厚度；使杂质从在上述多晶硅 蚀刻工序的蚀刻中留下的含有上述杂质的多晶硅膜处进行固相扩散，来形成发射极扩散层 区域；在活性区域上形成集电极扩散层；以及形成与上述集电极扩散层的区域直接连接的 电极。第十五发明所记载的半导体装置的制造方法的特征在于，在第十四发明中，上述 保护膜是具有如下厚度的氧化膜该厚度防止上述横向双极性晶体管的活性区域在上述多 晶硅蚀刻工序中被蚀刻。第十六发明记载了半导体装置的制造方法，该半导体装置具有横向双极性晶体 管，该半导体装置的制造方法的特征在于，制造上述横向双极性晶体管的工序包括以下工 序在成为衬底的第一导电层上形成具有如下形状的活性区域从该第一导电层突出，具 备上表面以及与上述上表面接触的至少一个侧面；在包围上述活性区域的元件分离氧化膜 上开口来形成开放区域；在上述开放区域上形成多晶硅膜；通过从上述多晶硅膜处进行固 相扩散来形成发射极区域；以及在上述元件分离氧化膜上形成虚设栅多晶硅，其中，通过上 述虚设栅多晶硅来控制从上述多晶硅膜处进行固相扩散得到的发射极区域的形状。发明的效果根据上述第一发明所记载的发明，具备在进行多晶硅膜蚀刻时防止活性区域被蚀 刻的保护膜，因此在将多晶硅膜蚀刻到活性区域露出时，活性区域也不会被蚀刻。因此，能 够提高具有BiCMOS晶体管结构的半导体装置特性的可靠性。另外，能够提高制造的成品 率，也有助于制造成本的低廉化。根据第二发明的发明，在对多晶硅膜进行蚀刻时，仅多晶硅膜被蚀刻，能够通过保 护膜来防止活性区域被蚀刻。因此，能够提高由BiCMOS晶体管结构构成的半导体装置的可 靠性，并且由于不花费多余的成本，因此也能够减少制造成本。另外，能够缓和形成CMOS晶 体管时的热处理给横向双极性晶体管带来的损坏。另外，能够缓和形成CMOS晶体管时的热 处理给横向双极性晶体管带来的损坏。另外，根据第二发明的发明，还能够将集电极区域直 接大范围地形成在活性区域上，因此能够提高高频特性。根据第三发明的发明，由于能够控制发射极多晶硅的形状，因此通过使发射极多 晶硅表面平坦化而不会产生厚度不均勻，能够得到与发射极多晶硅的良好接触。另外，由于 能够确保η型杂质从多晶硅处进行固相扩散而形成的发射极区域与外部基极层的合适的 距离，因此能够改善电气特性。根据第四发明的发明，耗尽区域从活性区域的上表面以及活性区域的侧面扩展。 该耗尽区域随着电压的施加进一步扩展。来自相反侧的耗尽层与上表面合成一体，形成充 分耗尽的集电极区域来限制电场。因此，能够进一步提高发射极与集电极之间的耐压。另外，根据本发明的第十二发明所记载的发明，能够在CMOS晶体管的至少一次的 离子注入之后实施横向双极性晶体管的制造工序中的形成容易受到热影响的内部基极区 域的工序。因此，在BiCMOS晶体管中，能够缓和横向双极性晶体管受到在CMOS晶体管制造 时的离子注入之后进行的热处理的影响。另外，形成成为外部基极层的外部基极区域，通过形成开放区域使活性区域的侧 面露出，通过对侧面进行离子注入能够形成内部基极区域。这样，能够在进行用于外部基极 区域的离子注入时仅在活性区域的上表面注入离子。因此，能够降低对活性区域的表面注入的离子的分布对于对侧面注入的离子所产生的影响。并且，事先在活性区域的表面形成保护膜，对形成于活性区域上的含有杂质的多 晶硅膜进行蚀刻。因此，在对多晶硅膜进行蚀刻时不会导致连活性区域也被蚀刻，能够形成 得到适当特性的横向双极性晶体管。另外，根据第十三发明的发明，在杂质扩散得到的多晶硅与作为注入有杂质的硅 的活性区域之间能够得到较高的选择比，能够将作为比较容易形成的膜的氧化膜用作保护膜。根据第十四发明的发明，在对多晶硅膜进行蚀刻时，仅多晶硅膜被蚀刻，能够通过 保护膜防止活性区域被蚀刻。因此，能够提高由BiCMOS晶体管结构构成的半导体装置的可 靠性，并且，由于不花费多余的成本，因此也能够降低制造成本。另外，能够缓和形成CMOS 晶体管时的热处理给横向双极性晶体管带来的损坏。另外，根据第十四发明的发明，还能够 将集电极区域直接大范围地形成在活性区域上，因此能够提高高频特性。并且，根据第十五发明的发明，能够使用合适的氧化膜作为保护膜。另外，关于第十六发明的发明，由于存在虚设栅多晶硅，因而能够控制发射极区域 的形状，因此能够得到良好的电气特性。


图1是本发明的实施方式1的半导体装置的俯视图，是用于说明混载了横向双极 性晶体管与CMOS晶体管的状态的图。图2是用于说明本发明的实施方式1的半导体装置的结构的截面图。图3是用于说明本发明的实施方式1的半导体装置的制造方法的图。图4是用于说明本发明的实施方式1的半导体装置的制造方法的图。图5是用于说明本发明的实施方式1的半导体装置的制造方法的图。图6是用于说明本发明的实施方式1的半导体装置的制造方法的图。图7是用于说明本发明的实施方式1的半导体装置的制造方法的图。图8是用于说明本发明的实施方式1的半导体装置的制造方法的图。图9是用于说明本发明的实施方式1的半导体装置的制造方法的图。图10是用于说明本发明的实施方式1的半导体装置的制造方法的图。图11是用于说明本发明的实施方式1的半导体装置的制造方法的图。图12是用于说明本发明的实施方式1的半导体装置的制造方法的图。图13是用于说明本发明的实施方式1的半导体装置的制造方法的图。图14是用于说明本发明的实施方式1的半导体装置的制造方法的图。图15是用于说明本发明的实施方式1的半导体装置的制造方法的图。图16是用于说明本发明的实施方式1的半导体装置的制造方法的图。图17是用于说明本发明的实施方式1的半导体装置的制造方法的图。图18是用于说明本发明的实施方式1的半导体装置的制造方法的图。图19是用于说明本发明的实施方式1的半导体装置的制造方法的图。图20是用于说明本发明的实施方式1的半导体装置的制造方法的图。图21是用于说明本发明的实施方式1的半导体装置的制造方法的图。
图22是用于说明本发明的实施方式1的半导体装置的制造方法的图。图23是用于说明本发明的实施方式1的半导体装置的制造方法的图。图24是用于说明本发明的实施方式1的半导体装置的制造方法的图。图25是用于说明本发明的实施方式1的半导体装置的制造方法的图。图26是用于说明本发明的实施方式1的半导体装置的制造方法的图。图27是用于说明本发明的实施方式1的半导体装置的制造方法的图。图28是用于说明本发明的实施方式1的半导体装置的制造方法的图。图29是用于说明利用本发明的实施方式1的半导体装置的制造方法制造出的半 导体装置的特性的曲线图。图30是用于说明在本发明的实施方式2的半导体装置的制造方法中使用的掩模 的图。图31 (1)是本发明的实施方式2的HCBT的工艺流程图。图31 (2)是本发明的实施方式2的接着图31(1)之后的HCBT的工艺流程图。图31 (3)是本发明的实施方式2的接着图31 (2)之后的HCBT的工艺流程图。图32是比较示出本发明的实施方式2的双多晶硅型的HCBT与单多晶硅型的HCBT 的Gummel曲线的图。图33是比较示出本发明的实施方式2的双多晶硅型的HCBT与单多晶硅型的HCBT 的输出特性的图。图34是比较示出本发明的实施方式2的双多晶硅型的HCBT与单多晶硅型的HCBT 的截止频率(fT)和最大振荡频率(fmax)与集电极电流(IC)相关性的图。图35是用于说明本发明的实施方式2的工艺的应用例的图。图36是用于说明本发明的实施方式3的虚设栅多晶硅的图。图37(1)是用于说明在图36中说明的虚设栅多晶硅的工艺流程的图。图37(2)是用于说明在图36中说明的虚设栅多晶硅的接着图37(1)之后的工艺 流程的图。图37(3)是用于说明在图36中说明的虚设栅多晶硅的接着图37(2)之后的工艺 流程的图。图37(4)是用于说明在图36中说明的虚设栅多晶硅的接着图37(3)之后的工艺 流程的图。图38是用于说明本发明的实施方式3的虚设栅多晶硅的效果的图。图39是用于说明用来与使用了图38所示的虚设栅多晶硅的工艺进行比较的不使 用虚设栅多晶硅的工艺的图。图40是比较示出通过使用了本发明的实施方式3的虚设栅多晶硅的工艺而形成 的HCBT与通过不使用虚设栅多晶硅的工艺而形成的HCBT的Gummel曲线的图。图41是比较示出本发明的实施方式4的双发射极结构的HCBT与单发射极结构的 HCBT的图。图42的(a)是本发明的实施方式4的双发射极HCBT结构的截面图，(b)是沿着 (a)中所示的平面52的截面图，(c)是用于说明(b)所示的截面中的耗尽层、电场的图，(d) 是示出(b)的电位和电场的图。
图43是用于说明在本发明的实施方式4的HCBT工艺中使用的光刻掩模的图。图44(1)是用于说明本发明的实施方式4的HCBT的工艺流程的图。图44(2)是用于说明本发明的实施方式4的接着图44(1)之后的HCBT的工艺流 程的图。图44(3)是用于说明本发明的实施方式4的接着图44(2)之后的HCBT的工艺流 程的图。图44(4)是用于说明本发明的实施方式4的接着图44(3)之后的HCBT的工艺流 程的图。图45是比较示出本发明的实施方式4的双发射极结构的HCBT与单多晶硅型发射 极结构的HCBT的Gumme 1曲线的图。图46是比较示出本发明的实施方式4的双发射极结构的HCBT与单多晶硅型发射 极结构的HCBT的输出特性的图。图47是比较示出本发明的实施方式4的双发射极结构的HCBT与单发射极结构的 HCBT的截止频率(fT)和最大振荡频率(fmax)与集电极电流(IC)相关性的图。图48是将本发明的实施方式4的HCBT和CMO S晶体管集成于同一衬底上的图。图49是作为本发明的现有技术的专利文献所记载的HCBT的截面图。图50是用于说明现有技术的问题点的图。图51是示意性地示出在现有技术中活性区域被蚀刻的状态的图。附图标记说明1、311、411 :Si衬底；6,320,420 浅沟槽介质隔离层(元件分离氧化膜)；11、312、 412 :n-hill 层；20,316,416 外部基极层；23、327、427 内部基极层；24,328,428 极薄氧 化膜；30,329,429 多晶硅；32a、32b、335、435 间隔物；35,439 发射极扩散层；36 集电极 扩散层；41,442 硅化物；50,344,444 接触孔；301,401 活性掩模(active mask) ；302、 402 :n-hill离子注入掩模；303、403 基极掩模；304、404a、404b 元件分离氧化膜蚀刻掩 模；305、405 :n+离子注入掩模；306a、306b、406a、406b 硅化物化屏蔽掩模；307、407 接触 掩模；313、413a 集电极的离子注入；315a、415a 外部基极离子注入；319 发射极窗；321、 421 :n-hill层侧面；324、413b 追加集电极(SIC)的离子注入；326、426a、426b 内部基 极离子注入；328 晶体管侧面的活性区域；331、434 凹坑；332、910、432 发射极多晶硅； 337,437 集电极接触区域；408 使用于改进多晶硅的平坦化的多晶硅掩模；706 虚设栅多 晶娃。
具体实施例方式下面，参照

本发明的实施方式1所涉及的半导体装置的制造方法。(实施方式1)图1是实施方式1的半导体装置的俯视图，是用于说明混载了横向双极性晶体管 与CMO S晶体管的状态的图。通过在元件分离氧化膜6上混载作为横向双极性晶体管的 HCBT 100和CMOS晶体管200而构成实施方式1的半导体装置，其中，上述元件分离氧化膜 6是形成在Si衬底的浅沟槽介质隔离层。将元件分离氧化膜6中的形成有HCBT 100的区 域记为HCBT区域60，将元件分离氧化膜6中的形成CMOS晶体管200的区域记为CMOS区域70。如图所示，HCBT 100具有集电极(Collector)、基极(Base)、发射极(Emitter)。集 电极具有集电极电极31B，发射极具有发射极电极31A。基极具有活性区域(n-hill层)11 上的外部基极层20和内部基极层23，但是从上面只能看到外部基极层20。在集电极、基极、 发射极的各电极上通过图2示出的接触孔50而形成有布线层51。另一方面，在阱层10上形成栅电极13而构成了 CMOS晶体管200。在阱层10和栅 电极13上通过图2示出的接触孔50而形成有布线层51。图2是用于说明实施方式1的半导体装置的结构的截面图，图2的(a)示出HCBT 100，图2的(b)示出CMO S晶体管200。HCBT 100具有开放区域21、在开放区域21内形成的作为多晶硅膜的发射极电极 31A、集电极电极31B以及极薄氧化膜24，该开放区域21是通过对包围n_hill层11的作为 元件分离区域的元件分离氧化膜6进行蚀刻而形成的开口，该极薄氧化膜24覆盖n-hill 层11的至少一部分。成为发射极电极31A、集电极电极31B的多晶硅膜具有使n-hill层 11露出的厚度(膜厚)。成为发射极电极31A、集电极电极31B的多晶硅膜是通过对形成于n-hill层11上 的多晶硅膜进行蚀刻而被设定为图示的厚度的。极薄氧化膜24是在进行用于形成发射极 电极31A、集电极电极31B的蚀刻时防止n-hill层11被蚀刻的保护膜。在实施方式1中，将极薄氧化膜24设为具有在后述的多晶硅蚀刻工序中防止 n-hill层11被蚀刻的厚度的氧化膜。在HCBT 100的n-hill层11上设置有成为基极区域的外部基极层20和内部基极 层23以及发射极扩散层35和集电极扩散层36。发射极扩散层35通过发射极电极31A与布线层51 (图中记为E)进行电连接。另 外，集电极扩散层36通过集电极电极31B与布线层51 (图中记为C)进行电连接。外部基 极层20和内部基极层23与布线层51 (图中记为B)进行电连接。在CMOS区域70中，在Si衬底上形成有P或N阱层10。CMOS晶体管200具有形 成在阱层10上的栅电极13下的栅极氧化膜12。还具有设置在栅电极13两侧的成为源极 或漏极的杂质层34。杂质层34与成为源极电极S或漏极电极D的布线层51进行电连接。(制造工艺)下面使用图3 图27来说明实施方式1的半导体装置的制造方法。在图3 图 27中，(a)说明HCBT 100的制造工艺，(b)说明CMOS晶体管200的制造工艺。在实施方式1的制造方法中，在P型的Si衬底1上形成CMOS晶体管200和HCBT 100来设为BiCMOS晶体管。在实施方式1中，将Si衬底1设为由单晶Si制作的比电阻为 9 12 Ω · cm的晶圆。接着，在实施方式1中，如图3的(a)、(b)所示，在Si衬底1上形成氧化膜(SiO2 膜)2。接着，在氧化膜2上形成氮化硅膜(SiN膜)3。氧化膜2厚度大约是lOnm，氮化硅膜 3厚度大约是140nm。此外，氮化硅膜在大多数情况下具有Si3N4的组成。接着，如图4的(a)、(b)所示，在HCBT 100和CMOS晶体管200的活性区域上形成 覆盖活性区域的抗蚀图案Rl。以抗蚀图案Rl为掩模来对氧化膜2和氮化硅膜3进行干蚀 刻而形成图案。在蚀刻之后，通过灰化处理等剥离抗蚀图案R1。
如图5的(a)、(b)所示，以形成图案后的氧化膜2和氮化硅膜3为掩模来对Si衬 底1进行干蚀刻。通过干蚀刻，在Si衬底1上形成浅沟槽4。浅沟槽4的深度大约是350nm。在形成浅沟槽之后，如图6的(a)、(b)所示，通过CVD形成氧化膜5。例如使用 TEOS (Tetra Ethyl Ortho Silicate 正硅酸乙酯)膜(Si (OC2H5)4与氧气O2起反应而形成 的氧化膜)作为氧化膜5。TEOS膜的厚度大约是600nm。如图7 的(a)、(b)所示，通过 CMP (Chemical MechanicalPlanarization 化学机 械平坦化)对氧化膜5进行平坦化处理。通过平坦化处理，在浅沟槽4中埋入氧化膜材料， 形成构成浅沟槽介质隔离层(STI)的元件分离氧化膜6。在去除所有氮化硅膜3之前停止CMP。因此，n-hill层11被氮化硅膜3保护而不 会被削薄。CMP后的氮化硅膜3的残留厚度大约是60nm。在CMP之后完全去除残留的氮化 硅膜3。例如能够通过浸渍在150°C的磷酸水溶液中大约60分钟来去除氮化硅膜3。在去除氮化硅膜3后，去除氮化硅膜3下的氧化膜2。在实施方式1中，通过利用 氟酸(HF)系的溶液进行湿蚀刻来完全去除氧化膜2。例如在HF H2O = 1 99的稀氟酸 溶液中浸渍4 5分钟的条件下进行湿蚀刻。在去除氮化硅膜3、氧化膜2之后，如图8的(a)、(b)所示，对n_hill层11上进 行热氧化处理来形成衬垫氧化膜7。衬垫氧化膜7的厚度大约是15nm。接着，如图9的(b)所示，在CMOS区域70上形成抗蚀层R2，该抗蚀层R2具有用于 离子注入而仅在活性区域上开口的图案。此时，如图9的(a)所示，HCBT区域60的活性区 域和元件分离氧化膜6被抗蚀图案R2覆盖。抗蚀图案R2成为以形成CMOS区域70的阱层
10、调整阈值为目的各种离子注入的掩模。因此，存在根据离子注入的目的而多次更换抗蚀 图案R2的情况。在离子注入后，剥离抗蚀图案R2。在剥离后，为了使所注入的离子扩散而进行退火 处理。例如通过950°C、10秒的RTA(Rapid Thermal Annealing 快速热退火)来进行退火 处理。退火处理的结果是如图10的(b)那样形成阱层10。接着，为了对HCBT区域60进行离子注入，如图11的(a)所示那样形成抗蚀图案 R3，该抗蚀图案R3仅在HCBT区域60的活性区域上形成开口。此时，如图11的(b)所示， CMOS区域70的活性区域和元件分离氧化膜6被抗蚀图案R3覆盖。以抗蚀图案R3为掩模对HCBT区域60的活性区域离子注入N型杂质。杂质是N 型杂质，例如使用磷(P)。将注入能量例如设定为以下三个阶段来实施较有效。3. 0X1012/cm2、220keV5. 0X1012/cm2、220keV3. 0X1011/cm2、220keV在离子注入完成之后，如图12的(a)、(b)所示，剥离抗蚀图案R3。通过离子注入 而形成的N型杂质区域是作为集电极扩散层而发挥作用的区域。将该区域记为n-hill层
11。在剥离抗蚀图案R3之后，通过利用例如氟酸系的溶液进行湿蚀刻来去除n-hill层11 上的衬垫氧化膜7。在去除衬垫氧化膜7之后，在n-hill层11上如图13的(a)、(b)所示那样形成栅 极氧化膜12。栅极氧化膜12例如是通过850°C、45秒的湿氧化而形成的大约2. 9nm的氧 化膜。在栅极氧化膜12上形成多晶硅(未图示)膜。多晶硅膜例如通过CVD形成为厚度25nm。为了使多晶硅膜具有导电性而注入磷、硼等。接着，在CMOS区域70的活性区域上形成与栅电极的形状对应的抗蚀图案(未图 示)。然后，以抗蚀图案为掩模对多晶硅膜进行干蚀刻来形成图13的(b)示出的栅电极13。在此，在实施方式1中，以强化栅电极13的端部的栅极氧化膜12为目的，而利用 氟酸进行微弱的湿蚀刻。在湿蚀刻之后再次进行热氧化处理，形成如图14的(a)、(b)所示 的氧化膜14。氧化膜14的厚度大约是2. 5nm。另外，在形成覆盖HCBT区域60的抗蚀图案 (未图示)之后，通过相当于CMOS晶体管200的扩展的离子注入来形成η-层或P-层15。 在CMOS晶体管是NMOS晶体管的情况下，被注入的杂质例如是磷，在CMOS晶体管是PMOS晶 体管的情况下，被注入的杂质例如是硼。接着，如图15的(a)所示，在HCBT区域60的氧化膜14上形成覆盖区域的一部分 的抗蚀图案R4。以抗蚀图案R4为掩模来离子注入P型杂质，由此在HCBT 100的n-hill层 11上形成外部基极层20。此外，在该期间，整个CMOS区域70上被抗蚀图案R4覆盖。根据这种实施方式1，在形成外部基极层20时n-hi 11层11的侧壁部分没有露出， 因此能够防止外部基极层20的形成对后述的内部基极层23产生影响。为了形成外部基极层20而注入的P型杂质例如也可以是BF2+，注入能量是 15kev，注入量是1. 5X1015/cm2。希望在通过灰化处理剥离抗蚀图案R4之后进行RTA来事 先激活所注入的杂质。在剥离抗蚀图案R4之后，如图16的(a)所示那样在元件分离氧化膜6上形成抗 蚀图案R5。以夹持HCBT区域60的n-hill层11的方式形成抗蚀图案R5。通过以抗蚀图 案R5为掩模对元件分离氧化膜6进行湿蚀刻来形成开放区域21。通过湿蚀刻减薄后的元 件分离氧化膜6的6A部分的厚度大约是lOOnm。图15示出的氧化膜14在进行湿蚀刻时被去除。在湿蚀刻完成之后，例如通过灰 化处理来剥离抗蚀图案R5。接着，如图17的(a)、(b)所示，在HCBT区域60和CMOS区域70上形成氧化膜22。 氧化膜22例如是通过CVD形成的TEOS膜。氧化膜22的厚度大约是lOnm。接着，如图18的(a)、(b)所示，在HCBT区域60、CMOS区域70上形成抗蚀图案R6。 抗蚀图案R6是与图15所示的抗蚀图案R4相同的图案。以抗蚀图案R6为掩模来对HCBT 区域60的活性区域离子注入P型杂质。通过离子注入而在n-hill层11的侧壁部分形成 内部基极层23。被离子注入的P型杂质例如是BF2+，希望例如以注入能量35kev斜向注入 注入量为7. OX 1013/cm2的杂质。在离子注入之后通过灰化处理等剥离抗蚀图案R6。在剥离抗蚀图案R6之后，如图19的(a)、(b)所示那样在HCBT区域60和CMOS区 域70形成极薄氧化膜24。通过在例如700°C的氮气环境下进行60秒的RTA能够形成极薄 氧化膜24。极薄氧化膜24的厚度大约是6 8埃。当然，在CMOS区域70中包含硅的部件 露出的部分上也形成极薄氧化膜24。如图20的(a)、(b)所示，在极薄氧化膜24上通过CVD形成多晶硅膜30。多晶硅 膜30的材料使用原位(in-situ)掺杂多晶硅。in-situ掺杂多晶硅是指能够在沉积过程中 导入例如磷等高浓度的N型杂质的部件。实施方式1的多晶硅膜30的杂质浓度大约是1. OX 1020/cm3，厚度是大约700nm。 多晶硅膜30的厚度是在将开放区域21完全埋入的基础上使多晶硅膜30的表面平坦所需的厚度。多晶硅膜30在接下来的工序中被回蚀。回蚀完成后的HCBT区域60、CMOS区域 70成为图21的(a)、(b)所示那样。通过TMAH水溶液进行回蚀。TMAH水溶液是蚀刻多晶 硅膜与氧化膜的选择性极高的蚀刻液。因此，在回蚀的期间，HCBT 100的n-hill层11和 CMOS区域70的CMOS晶体管200被作为保护膜的极薄氧化膜24保护而免受蚀刻损坏。这种实施方式1能够保护n-hill层11和CMOS区域70在蚀刻工序中免受损坏， 因此能够防止如图51所示那样的活性区域被去除的现象。另外，利用TMAH水溶液对多晶硅膜30进行的回蚀是各向同性地进行的。因此，能 够期望在回蚀工序中使利用TMAH水溶液蚀刻后的多晶硅膜30 (多晶硅膜31)的表面大致 平坦。接着，如图22的(a)、(b)所示，在回蚀后的HCBT区域60和CMOS区域70上通过 CVD来形成作为TEOS膜的氧化膜32。氧化膜32的厚度大约是lOOnm。通过干蚀刻对所形 成的氧化膜32进行回蚀。如图23的(a)所示，通过回蚀而在HCBT区域60的n-hill层11 上形成间隔物32A。另外，如图23的(b)所示，在CMOS区域70上形成栅电极13的间隔物 32B。通过间隔物32A能够防止外部基极层20和发射极电极31A由于之后的硅化物形成工 序而在电气上短路。在对氧化膜32进行回蚀时，n-hill层11上表面的极薄氧化膜24被去除而无法 在完成后的HCBT 100中进行确认。但是，如图2的(a)所示那样在HCBT 100中还残留有 n-hill层11周面的极薄氧化膜24。接着，在HCBT区域60和CMOS区域70上通过CVD形成作为TEOS膜的氧化膜33， 之后形成抗蚀图案R7。氧化膜32的厚度大约是lOnm。抗蚀图案R7如图24的(a)所示那 样覆盖HCBT区域60，如图24的(b)所示那样在CMOS晶体管200的活性区域上形成开口。 在CMOS区域70中以抗蚀图案R7为掩模进行离子注入来形成杂质层34。在CMOS晶体管 200是NMOS晶体管的情况下，杂质层34是N+层，在CMOS晶体管200是PMOS晶体管的情况 下，杂质层34是P+层。通过灰化处理等剥离抗蚀图案R7。在离子注入后，为了激活杂质层34，而在含有微量氧气的氮气环境下对HCBT区域 60和CMOS区域70进行RTA。RTA的条件例如是在950°C下进行10秒。通过RTA，如图25 的(a)所示，作为N型杂质的磷从发射极电极31A和集电极电极31B处进行固相扩散。通 过固相扩散，在n-hill层11的侧壁部分处分别同时形成发射极扩散层35和集电极扩散层 36。发射极扩散层35作为发射极电极而发挥功能。接着，如图26的(a)、(b)所示，在HCBT区域60和CMOS区域70上通过CVD形成 作为TEOS膜的氧化膜40。氧化膜40的厚度大约是30nm。接着，在实施方式1中，如图27的(a)所示那样形成覆盖n_hill层11上的一部 分的抗蚀图案R8。以抗蚀图案R8为掩模来对氧化膜40少许地进行干蚀刻。通过氧化膜 40的蚀刻，能够防止硅化物使外部基极层20与n-hill层11短路。另外，通过氧化膜40的蚀刻，如图27的(a)、(b)所示那样在分离发射极与基极 之间的间隔物32A和CMOS晶体管200的间隔物32B的侧面形成间隔物40A。但是，间隔物 40A的宽度很小，不会影响HCBT 100和CMOS晶体管200的特性。并且，在实施方式1中，在Si衬底1的整个表面上通过溅射来形成例如钴(Co)膜作为金属膜。对形成有钴膜的Si衬底1进行热处理，在与钴层直接接触的硅层或多晶硅层 上形成钴的硅化物(CoSi)膜。即，如图28的(a)所示，通过自对准硅化物工艺，在外部基极层20上自对准地形 成钴的硅化物41。钴的硅化物41也形成在发射极电极31A、集电极电极31B中的从间隔物 32A和间隔物40A露出的部分上。另外，在该自对准硅化物工序中，如图28的(b)所示那样在CMOS晶体管200的杂 质层34和栅电极13上也形成钴的硅化物41。接着，在Si衬底1的整个表面上层叠氮化硅膜、PSG膜、等离子体TEOS膜等作为 层间绝缘膜。根据需要通过CMP对所层叠的层间绝缘膜实施平坦化处理。接着，使用光刻 技术和蚀刻技术去除钴的硅化物41上的层间绝缘膜来形成接触孔50。在形成图2所示的 接触孔50之后，在Si衬底1的整个表面上通过溅射来形成例如铝合金膜。在铝合金上形成布线图案的掩模，通过进行蚀刻来形成图2示出的布线层51。之 后，对Si衬底1实施烧结处理来完成半导体装置。在以上所说明的工序中，图5 图8相当于形成实施方式1的元件分离区域的工 序。另外，图11的(a)、图12的(a)说明了形成HCBT 100的活性区域的工序，图14的(b) 示出以CMOS晶体管200的栅极为掩模，至少进行一次注入杂质的工序。图15的(a)示出形成外部基极层的工序，图16的(a)示出去除包围n_hill层11 的元件分离氧化膜6的规定部分而在n-hill层11的周围形成开放区域21的工序。图18 的(a)示出对通过形成开放区域21而露出的上述活性区域的侧面并且一部分与外部基极 层20重叠的区域进行离子注入来形成内部基极层23的工序。并且，图19的(a)说明了在n_hill层11的表面形成在进行后续工序的蚀刻时保 护n-hill层11的极薄氧化膜24的工序。图20的(a)、(b)示出了形成含有杂质的多晶硅 膜的工序，图21的(a)示出了多晶硅蚀刻工序。图25的(a)示出了形成发射极扩散层区 域、集电极扩散层区域的工序。如以上所说明的那样，本发明的实施方式1能够提供如下一种半导体装置和半导 体装置的制造方法CM0S晶体管的制造工序的热不会影响到双极性晶体管，在形成发射极 电极、集电极电极时不会由于蚀刻而损坏活性区域，并且，形成活性区域的基极层的内部基 极层和外部基极层的杂质分布不会相互影响。也就是说，在实施方式1中，能够实现混载了 HCBT与CMOS晶体管而成的半导体装 置。另外，在半导体制造装置中，在HCBT的基极形成工序之前至少进行一次CMOS晶体管的 离子注入，因此能够缓和由于CMOS晶体管的离子注入后的热处理而HCBT特性受到的影响。并且，能够在利用TMAH水溶液进行的多晶硅膜的回蚀工序之前事先在HCBT的 n-hill层11和CMOS区域上形成极薄氧化膜。因此，能够保护n-hill层11和CMOS区域免 受回蚀工序的损坏，因此不会如图51所示那样产生n-hill层被去除的问题。另外，能够在形成内部基极层之前事先形成外部基极层。在形成外部基极层时， n-hill层11的侧壁部分没有露出，因此能够完全防止用于形成外部基极层的离子注入对 内部基极层产生影响。(实验例)本发明的发明人用以上说明的实施方式1的半导体装置的制造方法制造了半导体装置。图29是用于说明所制造出的半导体装置的特性的图，示出HCBT 100的特性。图 29的(a)是示出表示集电极与发射极之间的电压Vce和流过集电极电极的集电极电流Ic 之间的关系的Vc-Ic特性的曲线图。图29的(b)是示出表示截止频率fT、最大振荡频率 fmax以及集电极电流Ic之间的关系的fT/fmax-Ic特性的曲线图。此夕卜，图29的(a)所示 的Vc-Ic特性是将基极与发射极之间的电压Vbe固定而测量得到的。测量的结果可知实施方式1的HCBT能够得到耐压4. 7V、截止频率40GHz、最大振 荡频率50GHz。(实施方式2)接着，说明本发明的实施方式2。实施方式2与实施方式1的不同点在于HCBT集 电极接触区域的形成方法。也就是说，相对于实施方式1通过从多晶硅处起进行固相扩散 来在活性区域上形成集电极扩散层，在实施方式2中，在活性区域的上部不隔着多晶硅而 直接形成集电极扩散层。由于仅在发射极扩散层使用多晶硅，因此也可以将这种实施方式 2的结构记为单多晶硅型的HCBT。图30的(a)示出单多晶硅型的HCBT所使用的标准的掩模组。如图30的(a)所 示，通常通过追加三个掩模能够将HCBT混载于CMOS。但是，也能够以更少的追加掩模数来 进行集成化。图30的(b)示出已经存在于CMOS工艺中的HCBT所使用的掩模。与CMOS同样地，通常在P型的Si衬底上形成HCBT。工艺的最初是形成浅沟槽介 质隔离层(STI)的标准CMOS工艺。将要在集电极接触区域中使用的HCBT的活性区域形成 为由STI包围的柱状的n-hill层，由与CMOS共用的活性掩模301来决定该活性区域。之 后，为了在PMOS上形成η型阱、在nMOS上形成ρ型阱而实施所需的阱离子注入等。这两者 都是CMOS技术所需要的工艺。不仅为了将其它类型的器件(例如电阻、电容器、电感器等)形成在同一衬底上， 为了将不同类型的晶体管(例如被优化为高速度、高耐压、高电流等的晶体管)形成在同一 衬底上，也需要不同的掺杂浓度。另外，为了得到所期望的器件特性，有时候也需要不同的 掺杂分布、梯度。通常通过离子注入来实施这些处理。根据CMOS技术与设为目标的HCBT特性的组合，能够将CMOS所使用的离子注入工 序之一或这些工序的多个组合使用于HCBT的集电极形成离子注入。关于NPN型晶体管，为 了形成n-hill层，需要适度的η型掺杂。在这种情况下，能够在对HCBT的n-hill层312进行的掺杂中使用n_阱离子注入 所使用的CMOS掩模。更为一般地，如图31的(a)所示，通过使用图30的(a)示出的追加 掩模302，与CMOS分开地形成n-hill层312。这是为了形成HCBT而需要的第一个追加掩模。为了得到优化了 HCBT特性的n-hill层312的掺杂分布，应该调整对n_hill层 312的离子注入。能够通过多个阶段的离子注入来实现，例如以200keV、3X1012cm-2以及 100keV、5X 1012cm-2的条件来进行磷离子注入。在该条件下，在n-hill层312的上部做出浓度比较高的峰，能够抑制基极扩散效 果。也就是说，能够优化高频特性，并且得到更均勻的电场分布，由此能够实现高耐压。在 CMOS工艺的阱形成离子注入后去除光致抗蚀剂，为了使由于离子注入而受到损坏的硅结晶 恢复，电激活所注入的杂质，实施高温退火处理。紧接在CMOS的阱离子注入之前或之后实施向HCBT的n-hill层的离子注入。这是为了也可以将CMOS工艺的退火工序使用在HCBT 的结晶恢复、掺杂剂的激活中。在阱形成离子注入结束后，在CMOS工艺中通常形成栅极堆叠。在栅极氧化期间， 用于HCBT的n-hill层也被氧化。在CMOS工艺中的多晶硅栅极蚀刻期间，HCBT区域露出， n-hill层上的多晶硅被去除。在进行多晶硅蚀刻之后，MOS晶体管的栅极被轻微氧化，蚀刻 后的多晶硅栅极区域被极薄氧化膜所包围。接着，对于不同的MOS晶体管，再次选择不同的 掩模来实施源极/漏极扩展的离子注入。在CMOS工艺的该时刻，应用图30的(a)示出的 HCBT所需的第二个追加掩模303。该离子注入如图31的(b)所示那样，在通过光致抗蚀剂317保护芯片的CMOS部 分的同时实施外部基极离子注入315a，形成外部基极层316。作为外部基极离子注入315a 的条件的例子，列举出以ISkeV的能量、1015cm-2数量级的剂量注入BF2。在CMOS工艺中， 在源极/漏极扩展的离子注入之后，进行高温退火处理。在外部基极层316的离子注入的 退火处理中也使用相同的工序，来进行单晶硅的恢复以及离子种(ionic species)的激活。如果在CMOS工艺中不进行退火处理或者退火的条件不适于HCBT，则也能够在源 极/漏极扩展的离子注入之前进行外部基极离子注入315a，增加追加的退火处理。由于退 火温度和时间通常小于栅极氧化的条件或者与栅极氧化的条件处于相同水平，因此追加退 火处理的情况对CMOS产生的影响不那么大。另外，对热处理最敏感的CMOS的源极/漏极 区域在该时刻还没有形成。在CMOS的源极/漏极扩展退火工序之后，使用HCBT所需的第三个追加掩模304。 这是通过光致抗蚀剂318保护整个CMOS、使HCBT的发射极窗319露出的工序。如图31的 (c)所示，使用该掩模对元件分离氧化膜320蚀刻固定时间。能够应用湿蚀刻和干蚀刻两 者。对蚀刻进行设定使n-hill层312的侧面321露出来决定晶体管的内部基极层部分。在 蚀刻元件分离氧化膜之后，形成薄的屏蔽氧化膜322。以降低注入离子种带来的损坏以及保 护硅表面的目的形成该膜，在离子注入中这是一般性方法。接着，如图31的(d)所示，再次使用图30的(a)示出的第二追加掩模303，以某角 度实施内部基极离子注入326。由此，在n-hill层的侧面形成ρ型的内部基极层327。作 为内部基极离子注入326，例如以角度30度、30keV、5X 1014cm-2的条件注入BF2来实施该 内部基极离子注入。为了得到最佳的掺杂分布，也能够通过多个工序实施内部基极离子注 入。在元件分离氧化膜的蚀刻中所使用的HCBT的追加掩模304如图30的(a)所示那 样、相对于活性掩模301具有某个角度。这是为了在与n-hill层312的边界部分使元件分 离氧化膜非常薄。这样使膜厚产生差而得到的氧化膜具有在发射极窗的边缘部分慢慢阻挡 基极的杂质的效果。因而，如果设为这样，则基极离子注入的一部分会贯穿氧化膜。也就是说，通过该 方法，在发射极周围基极的杂质浓度增加，最终能够防止集电极与发射极的穿通。也能够代替在蚀刻元件分离氧化膜之前实施外部基极离子注入，而在该定时进行 外部基极离子注入。在这种情况下，只要使用一次用于基极离子注入的追加掩模303即可， 因此能够减少工艺的工序数。如图31的(e)所示，为了防止将多余的杂质注入到n-hill 层312的侧面部分，最好以与内部基极层相反的晶圆旋转角度315b实施这种情况下的外部基极离子注入。另一方面，也能够以与晶圆垂直的方向315c、与内部基极层相同的注入角度或不 同的注入角度315d实施外部基极离子注入来有目的地提高内部基极层327的浓度。通过 改变注入角度和旋转角度，能够优化内部基极层327和外部基极层316的杂质分布。另外， 内部基极层327和外部基极层316被置于相同的退火工序中。外部基极层316会使内部基 极层327的硼的扩散增强，结果是有可能使基极宽度增大。一般地，对于电流增益、高频特性来说，上述情形不是所期望的。另外，由于在外部 基极层316的元件分离氧化膜320中离子散射，有可能导致内部基极层327的浓度、特别是 底部的浓度过大。在决定这些离子注入的参数时，需要考虑其效果。即，希望设定离子注入 315b的角度以使基极底部的过量掺杂最小。在内部基极层327和外部基极层316的离子注入结束之后，除去光致抗蚀剂325， 对薄的屏蔽氧化膜322进行蚀刻。薄的屏蔽氧化膜322也被形成在CMOS上，因此应该对该 蚀刻进行时间管理以免在CMOS的多晶硅栅极上生长的热氧化膜被去除。因此，薄的屏蔽氧 化膜322的蚀刻时间要符合如下条件能够正好仅去除n-hill层的侧面上的氧化膜。n-hill层312的侧面的氧化膜接受了内部基极层327、根据情况不同有时是接受 了外部基极层316的离子注入，因此与CMOS栅极上的没有接受离子注入的氧化膜相比，蚀 刻速度快。其与还需要去除n-hill层312的集电极侧的侧面的薄屏蔽氧化膜的以往的HCBT 相比，具有使与蚀刻时间有关的余量增加的效果。通过沉积形成薄的屏蔽氧化膜322，其蚀刻速度比处于CMOS栅极上的热氧化膜的 时刻速度快。因此，在对薄的屏蔽氧化膜322进行蚀刻之后，也毫无疑问地能够在CMOS栅 极上残留热氧化膜。当结束薄的屏蔽氧化膜322的去除时，在n-hill层312的侧面露出硅表面。为了 形成硅的终端层而对该表面实施退火处理。例如在氮气环境下，以800度、20秒的快速退火 (RTA)来实施表面处理。利用实施了该处理后的表面，能够避免在之后的多晶硅堆积时硅表 面外延生长。另外，能够在进行多晶硅蚀刻时发挥作为n-hill层312的保护层的作用。能够通过腔室内的残留氧气使所露出的硅表面也生长来形成通过表面处理而形 成的极薄氧化膜328，或者也能够通过其它的硅表面终端处理来形成通过表面处理而形成 的极薄氧化膜328。与该氧化膜的化学组成无关，该膜作为HCBT工艺不可缺少的多晶硅蚀 刻中止膜而发挥作用。但是，为了不使电阻增加而使电流流动，极薄氧化膜328必须足够 薄。通过该退火处理，被离子注入的基极的掺杂剂扩散，引起掺杂分布的重新分布。接着，如图31的(f)所示，堆积多晶硅膜329。多晶硅膜329作为晶体管的发射极 而发挥作用，因此需要高浓度地进行掺杂。能够通过in-situ工序、即在堆积过程中进行掺 杂来实现多晶硅膜329的高浓度的掺杂。in-situ掺杂是最简单的方法，也能够通过离子注 入、扩散等其它方法进行掺杂。在这种情况下，从均勻性方面来看，in-situ掺杂更为理想，通过接下来的退火处 理能够使杂质从发射极向基极均勻地扩散。并且，通过调整in-situ掺杂的方法，能够优 化工艺流程。也就是说，能够通过使用未掺杂或低浓度掺杂的多晶硅来制作较浅的发射 极_基极结，或者为了提高堆积速度而将上部设为未掺杂多晶硅。
多晶硅膜329的膜厚与回蚀后的残留多晶硅膜的形状相关联。由于需要残留多晶 硅膜平坦，因此堆积后的多晶硅表面329要尽量平坦。由于多晶硅膜329的堆积是保形工 序，因此导致膜将发射极窗319埋入。多晶硅膜329越厚，越能够得到更平坦的表面。图31的(f)示出多晶硅膜329堆积过程中的表面形状的等高线330。通过层叠较 厚的多晶硅能够减小表面的凹坑331。或许该方法是进行平坦化的最简单的方法，但是也能 够应用在半导体工艺中众所周知的其它方法。例如CMP、用其它的层将凹坑331埋入并进行 蚀刻那样的方法。但是，层叠较厚的多晶硅膜的工序会使处理时间很长，并不现实。另外， CMP也需要增加工序数、需要对研磨结束进行控制的中止膜。在CMP的情况下，需要在CMOS栅极上或者在工艺的该时刻所制作的其它结构物 (电容器等)上形成该中止膜。在仅是双极性的工艺的情况下或者其它BiCMOS集成化方法 中，将STI氧化膜的表面有效利用为CMP中止膜。在堆积多晶硅之后，对多晶硅进行回蚀，得到如图31的(g)所示那样的发射极多 晶硅区域332。外部基极层316和内部基极层327的区域已经形成，从而与n_hill层312 同样地，在多晶硅回蚀期间必须受到保护。为了满足该要求，在多晶硅蚀刻中使用具有对氧 化膜的选择性高这种优点的TMAH蚀刻。通过多晶硅膜329堆积前的处理而在n-hill层 312表面生长出的极薄氧化膜328足以抵挡四甲基氢氧化铵水溶液(TMAH)的蚀刻，能够完 全保护n-hill层312。为了达到该目的，也能够使用其它的具有结晶依赖性的腐蚀剂(例如KOH、EDP 等)。一般地也能够使用其它的湿蚀刻、干蚀刻等多晶硅蚀刻。然而，TMAH能够满足多晶硅 对氧化膜的高选择性、对CMOS工艺的适用性等要求，是完全适合于该工艺的方法。多晶硅的膜厚333决定发射极的高度，对晶体管的电气特性、例如集电极电流、基 极电阻、基极和发射极容量这种特性产生影响，因此需要控制多晶硅蚀刻的时间。利用TMAH 进行的多晶硅蚀刻的速度能够通过TMAH水溶液的温度和浓度来调节。如图31的(f)和(g)所示，仅通过堆积和回蚀，多晶硅的表面不会完全平坦，堆积 后所生成的凹坑331最终作为凹坑334而被转移到发射极多晶硅区域332上。此时，需要 注意不要在发射极多晶硅区域332上产生孔。即，在被蚀刻的元件分离氧化膜320上残留 有发射极多晶硅区域332，在发射极多晶硅区域332的最薄部分334处也必须确保能够接 触。TMAH的蚀刻速度依赖于被蚀刻层的晶面取向。多晶硅由不同面取向的晶粒构成， 因此进行TMAH蚀刻之后的多晶硅表面的凹凸极其明显。为了使多晶硅表面的凹凸最小，期 望使用更小晶粒的多晶硅，最好使用近似于非晶形的膜。其中列举出只要调整多晶硅的堆 积条件即可、例如在更低的温度下进行处理的方法等。基本上，如果多晶硅的回蚀结束，则不需要再追加用于HCBT的工序。只要使用 CMOS工艺即可完成HCBT。因此，以下仅记述对HCBT产生影响的CMOS形成工序。通常，接下来的CMOS工艺工序是形成栅极间隔物。堆积TEOS等氧化膜，通过各向 异性蚀刻进行回蚀。间隔物335残留在CMOS栅极附近来作为间隔物。根据该工序的性质， 如图31的(h)所示那样，在多晶硅上也形成同样的间隔物335来作为n-hill层312的间 隔物。之后，实施CMOS的源极/漏极离子注入336。如图31的(i)所示，对HCBT的集电极 接触区域337也进行nMOS的η+源极/漏极区域的离子注入336。
使用掩模305所决定的光致抗蚀剂338的端部的位置决定集电极η+区域337与 外部基极层316之间的距离，这影响集电极与基极、集电极与发射极之间的耐压这种晶体 管特性。集电极η+区域的另一端由n-hill层312的侧面决定。用于激活CMOS的源极/漏极离子注入的退火处理也被使用于激活HCBT区域的离 子注入区域。并且，使用该退火处理的目的还在于形成杂质从高浓度掺杂的发射极多晶硅 区域332向n-hill层312的侧面扩散的扩散区域339，进行通常被称为驱入(pull-in)的 处理(参照图31的(j))。通过该工序来决定晶体管的内部基极层327的掺杂分布。能够通过改变发射极多 晶硅区域332的杂质浓度或者通过改变多晶硅的粒径来调整退火处理后的基极-发射极pn 结的深度。这些由多晶硅堆积的条件来决定。接下来的CMOS工艺工序是形成硅化物。首先，作为硅化物保护膜而堆积氧化膜 340。通过使用掩模306，对几个CMOS形成开口，利用光致抗蚀剂341来保护几个器件或其 区域。在HCBT中，由所示出的掩模的一部分306a来保护集电极和Extr极薄氧化膜328，其 它部分形成开口。图31的(j)示出该情形。残留的氧化膜340防止集电极η+区域337和 外部基极层316在电气上短路。如图31的(k)所示那样形成硅化物342，通过半导体工艺中众所周知的标准方法 来实施该工序。作为工艺的后端，通过普通的方法来层叠氧化膜343，开孔形成接触孔344，用低 电阻的膜进行埋入来形成布线层。图31的(1)示出接触区域和最终的单多晶硅型的HCBT。此外，在实施方式2中，考虑到图31中所示的标记的易读性，仅在图31的(f)、(g) 中示出极薄氧化膜328。但是，极薄氧化膜328在图31的(f)的工序以后直到图31的(1) 所示的工序为止原样保持图31的(f)、(g)所示的状态而残留在n-hill层312的上面和侧图32、图33示出多晶硅集电极和多晶硅发射极(双多晶硅型)的HCBT以及多晶 硅发射极和离子注入集电极(单多晶硅型)的HCBT的集电极电流(IC)和基极电流(IB) 与基极-发射极电压(VBE)的相关特性(Gummel曲线)。可知在双多晶硅型、单多晶硅型的HCBT中基极电流IB和集电极电流IC大致相 等。基极电流IB、集电极电流IC都主要依赖于晶体管的内部基极层的分布，因此其表示在 双多晶硅型和单多晶硅型中内部基极层的分布基本上大致相同。无论是双多晶硅型还是单多晶硅型，针对基极和发射极区域都使用相同的掩模尺 寸。由于单多晶硅型HCBT的集电极是η+区域，因此具有更大的n-hill层。在图32中可以看出双多晶硅型和单多晶硅型的HCB T具有极其相似的输出特性。 在两个结构中集电极与发射极之间的耐压(BVCEO)也大致相等。认为两个结构的HCBT的 特性的少许差别是由于晶圆面内的分布而产生的。图34示出双多晶硅HCBT和单多晶硅HCBT的截止频率(fT)以及最大振荡频率 (fmax)与集电极电流(IC)的相关性。可知单多晶硅型的HCBT示出更高的fT和fmax。该 fT.fmax的提高是由于单多晶硅型与双多晶硅型相比有效的集电极面积较大。在双多晶硅 型的情况下，η+多晶硅仅与n-hill层312的侧面部分的一部分相接触，相对于此，在单多 晶硅型HCBT中，被离子注入的η+区域扩展到n-hill层312的端部的部分，由此集电极接触区域增加。除此之外，如之前所说明的那样，在双多晶硅型的情况下集电极η+多晶硅比发射 极η+多晶硅薄，这也使其与单多晶硅型之间的差变大。在单多晶硅型中集电极接触区域更 大，由此集电极电流更加呈放射状流动。因此，在集电极-基极结处的集电极电流密度变 小。如果集电极电流密度较小，则能够抑制作为Kirk效应而被知晓的基区展宽效应， 基极迁移时间减少，从而fT提高。并且，单多晶硅型能够降低集电极电阻，但是如在图34 中所看到的那样，其效果并不是很大。作为结论，在单多晶硅型的HCBT中，不破坏其它的晶体管特性就能够提高fT和 fmax。即使将掩模尺寸、技术参数改变成各种情况也能够可靠地确认出该fT和fmax的提
尚ο(实验例)除此之外，本发明并不限于上述结构。例如，能够接着图31的(c)之后追加图35 的(a)。使用与外部基极离子注入相同的第二个HCBT掩模303，如图35的(a)所示那样 通过离子注入324形成被称为选择离子注入集电极(Selectively Implanted Collector SIC)的η型区域323。此时，CMOS部分被光致抗蚀剂325事先保护。SIC使n-hill层312 的掺杂浓度变高，因此对于改善晶体管的高频特性有效果。也就是说，不那么显著地降低耐压、增加集电极-基极容量，就能够抑制基区展宽 效应。SIC是在纵型的双极性晶体管中普遍使用的方法。然而，并不是必不可少的，不具有 SIC的HCBT也另有用处。作为SIC的离子注入324的典型条件，列举出以45度的注入角 度、250keV、1013cm-2数量级打入磷的条件。另外，例如也能够具有实施图35的(b)来代替图31的(k)的工艺。在图35的 (b)中，在间隔物335上形成氧化膜的图案。换言之，以与CMOS工艺中的在栅极和源极、栅 极和漏极之间被硅化物分离的工艺相同的工艺，在n-hill层的侧面通过氧化膜间隔物来 分离n-hill层312的外部基极层327和发射极多晶硅区域332。在图31的(k)所示的工艺的情况下，硅化物保护掩模仅由图30的(b)的306a的 部分构成。然而，n-hill层的侧壁的斜度小于90度，因此在各向异性蚀刻之后仅残留较薄 的间隔物。如果间隔物过薄，则有可能导致硅化物与内部基极层327短路，或者有可能使发 射极多晶硅区域332与外部基极层316过近而对电气特性产生不良影响。但是，如果增加用于硅化物保护的氧化膜的膜厚，则即使通过各向异性的蚀刻进 行处理也会残留间隔物。另一方面，如图35的(b)所示，只要使用图30所示的掩模的一部 分306b使发射极多晶硅区域332与外部基极层327之间残留氧化膜，就能够可靠地分离两 者。在这种情况下，硅化物屏蔽掩模由图30所示的掩模306的306a和306b的部分构成， 但是在CMOS工艺中不需要任何改变。但是，基极与发射极的串联电阻有可能会变高。(实施方式3)并且，如图31的(g)所说明的那样，如果发射极多晶硅区域的一部分膜厚变薄而 产生孔，则其正上面的布线层无法取得足够的接触。可是，如图36的(a)所示，沿着n-hill 集电极层312和元件分离氧化膜320的形状堆积多晶硅329，因此在多晶硅329的表面产生 凹坑331。利用TMAH进行多晶硅回蚀之后的形状会描绘该凹坑331的形状，因此有可能如图36的(b)所示那样使回蚀后的多晶硅329’产生孔。根据本发明，在元件分离氧化膜320的表面形成称为虚设栅多晶硅706的多晶硅 膜，在其上堆积发射极多晶硅510。通过这样，如图36的(c)所示那样消除多晶硅膜329的 凹坑的影响。当对其进行回蚀时，如图36的(d)所示那样能够形成相对于n-hill层的侧 面较为平坦的良好的多晶硅区域910。能够通过与CMOS工艺的形成栅电极的工序相同的工 序形成该元件分离氧化膜320上的虚设栅多晶硅706。因而，在工艺上不进行较大变动就能 够执行。图37(1) 37(3)是用于说明使用了虚设栅多晶硅706的实施方式3的工艺工序 的图。此外，对图37(1) 37(3)中示出的结构中的与图31(1)、31(2)中所说明的结构相 同的结构附加相同的标记，省略一部分说明。如图37的(a)所示，在实施方式3中，通过进行HCBT的集电极形成离子注入313 来形成n-hill层312。接着，实施外部基极离子注入315a，形成外部基极层316。接着，在实施方式3中，在元件分离氧化膜320和CMOS的n_hill层312上堆积未 图示的多晶硅膜，通过图案形成来同时形成虚设栅多晶硅706和CMOS晶体管的栅电极902。接着，如图37的(b)所示，通过仅使n-hill区域312的一部分露出的光致抗蚀图 案的外部基极离子注入315a来形成外部基极区域316。接着，在实施方式3中，如图37的(c)那样，用光致抗蚀剂317覆盖虚设栅多晶硅 706和栅电极902，对n-hill层312的侧面进行离子注入。其结果是图37的(d)所示的内 部基极层327被形成在n-hill层312的侧面。接着，在实施方式3中，如图37的(e)那样，在HTBC和MOS晶体管上堆积多晶硅 329。然后，如图37的(f)那样，对所堆积的多晶硅329进行回蚀来形成发射极多晶硅区域 910。接着，如图37的(g)那样，通过离子注入336来形成集电极接触区域337和CMOS晶 体管的源极/漏极。在离子注入336之后形成间隔物911，并且形成用C、B、E表示的布线 层，从而成为图37的(h)所示的状态。接着，说明使用虚设栅多晶硅706对元素特性产生的影响。图38是用于说明通过 使用了实施方式3的虚设栅多晶硅的工艺而形成的发射极多晶硅区域910的图，图38的 (a)示出成为发射极多晶硅区域的多晶硅329在回蚀之前的状态。图38的(b)示出对(a) 进行回蚀之后的状态，(c)是图(b)中的部分C的放大图。如图38所示，实施方式3通过导入虚设栅多晶硅，使与n-hill层312的侧面接 触的部分的发射极多晶硅区域910的形状变得平坦，能够充分获取发射极电极与外部基极 层之间的距离。这样，pn结漏电(leak)变小，因此基极电流IB变小，其结果是电流放大率 β ( = IC/IB)变高。另外，图39是为了与图38进行比较而示出的、用于说明不使用虚设栅多晶硅而形 成发射极多晶硅区域的工艺的图。图39的(a)示出成为发射极多晶硅区域的多晶硅329 在回蚀之前的状态。图39的(b)示出对(a)进行回蚀之后的状态，(c)是图(b)中的部分 C的放大图。在不使用虚设栅多晶硅的情况下，发射极多晶硅区域332成为相对于n-hill层 312的侧面逐渐扩大的形状。通过使磷从发射极多晶硅区域处进行固相扩散来形成实施方 式3的发射极扩散层，因此导致发射极扩散层扩展到n-hill层312的侧面上部附近，其结果是导致在n-hill层312的侧面的上部发射极扩散层与外部基极层比较靠近。由于发射极扩散层和外部基极层是η+和ρ+，因此形成杂质浓度高的ρη结。这种 结导致漏电流较大，并且与双极性动作无关地进行流动。由于该漏电流在电气上被叠加在 基极电流IB上，因此表现为基极电流IB增加。其结果是导致作为双极性晶体管的重要特 性之一的电流放大率β变低。图40是用于说明虚设栅多晶硅对所制造出的HCBT的特性产生的影响程度的图， 示出使用了虚设栅多晶硅的HCBT与不使用虚设栅多晶硅的HCBT的Gummel曲线。图40的 纵轴是基极电流(IB)和集电极电流(IC)，横轴表示基极与发射极之间的电压(VBE)。另外， 实线是使用虚设栅多晶硅而制造出的HCBT，虚线是不使用虚设栅多晶硅而制造出的HCBT。从图40明显可知，在双极性晶体管的集电极电流IC中，看不到由于虚设栅多晶硅 的有无而引起的显著性差异。但是，如上所述，使用了虚设栅多晶硅的工艺抑制叠加在基极 电流IB上的漏电流。因此，可知使用虚设栅多晶硅而制造出的双极性晶体管与不使用虚设 栅多晶硅的双极性晶体管相比，基极电流IB变小。(实施方式4)接着，说明本发明的实施方式4。实施方式4是因为考虑到以相对的方式在n-hill 层的侧面设置两个实施方式1 3所说明的内部基极层，为了改善这种情况下的耐压而完 成的发明。I 逻辑图41的(a)是表示双发射极结构的图。图41的(b)是为了与双发射极的结构 进行比较而示出单发射极结构的图。双发射极结构和单发射极结构都具备Si衬底411和 n-hill 层 412。n-hill层412被形成在活性区域上。Si衬底411的极性是ρ型，n_hill层412的 极性是η型。单发射极结构在n-hill层412的上表面具有外部基极层416。并且，仅在一 个侧面形成内部基极层427。双发射极结构在与Si衬底411相同的ρ型Si衬底表面上具 有n-hill层412，该n-hill层412具有两个相对的侧面。双发射极结构的耗尽区域Dl沿箭头Al的方向上扩展到整个n-hill层412。另一 方面，单发射极结构的耗尽区域D2如图41的(b)中的箭头A2所示那样扩展。将在图42的(a)中附加标记452而示出的与双发射极结构的晶圆表面平行的水 平截面图表示为图2的(b)和图42的(C)。双发射极结构的主要构想在于使两个内部的 晶体管(发射极、基极、集电极)沿相对的方向靠近。这样，发射极区域439和内部基极层 427被形成在相互相反的侧面上，在中央处与集电极相连接。并且，在位于内部的基极-集 电极结的左右的位置处配置以低电阻的路径连接的集电极接触区域437。中央的集电极的电荷被分配给两个内部基极层427、外部基极层416以及Si衬底 411。能够通过改变两个内部基极层427之间的距离、即集电极宽度453来控制电荷的分配 量。在集电极的电荷被完全分配给两个内部基极层427的情况下，集电极完全耗尽，从而不 存在足以维持与内部基极层和集电极之间的结正交的方向的电场的电荷。图42的(d)示 出图42的(b)的平面447中的电势Φ (X)和电场F(X)。该方向的最大电场产生于基极与集电极之间的结449a和449b处，在集电极完全 耗尽之后不会由于施加电压而增加。在耗尽的集电极450的中央处准确地观测到耗尽区域
25的电位最大值，结果如图42的(d)所示那样，该方向成为零电场。被施加的集电极与基极 之间的剩余电压被分配给内部基极层与集电极之间的结的左右，其结果是在漂移区445的 上部形成该方向上的电场。通过耗尽区域端部448来定义漂移区的长度，能够通过掩模设计以及集电极、掺 杂分布来进行控制。因而，电子被电场引导，在电流446流向晶体管的中央之后，改变朝向 而流向集电极接触区域437。另外，根据二维效果，载流子被封闭在碰撞电离的概率较低的 低电场区域。这样，能够形成具有高耐压性的晶体管。并且，两个相对的晶体管的外部基极 层416在其结构的顶部形成为一体，因此能够减小外部基极层416的区域。由于集电极电荷的分配效果，并且外部基极层416-集电极结的区域变小，因此集 电极与基极之间的电容减小，从而在低耗电并且灵活化功率的应用中适用该器件。内部基 极层与集电极接触区域之间的最大电场不是由施加电压决定，而是由两个基极之间的距离 453决定，因此内部基极层被静电屏蔽、基极宽度调制在很大程度上被抑制，其结果是尔利 (Early)电压成为较高的值。根据该效果，能够在基极内抑制集电极与发射极之间产生穿 通。这意味着能够积极地缩小基极掺杂分布。该结构不仅能够形成在SOI晶圆上，还能够形成在衬底硅晶圆上。在衬底硅晶体 管中，将绝缘用的集电极形成为与pn结的极性相反。结部的电场会消耗一部分用于维持 n-hill层或n-hill层下部的耗尽的集电极电荷。需要调整集电极接触区域的掺杂分布使 得集电极在通常动作中完全耗尽。集电极的下部同样地，通过对衬底电极施加逆电压能够 耗尽。在形成于SOI晶圆上的晶体管中，埋入氧化物将集电极与Si衬底分离，因此集电 极被自然地封闭在两个内部基极层之间。双发射极HCBT结构的工艺与标准的双极性型/ BiCMOS HCBT技术相比，为了形成n-hill层412的相反侧的内部基极层427，需要追加一次 注入。通过掩模尺寸来控制集电极电荷的分配效果。相对于现有技术，在晶体管的形成中不需要追加光刻步骤。这意味着双发射极 HCBT不使工艺进一步变复杂而能够实现与标准的HCBT器件的结合。II 掩模说明HCBT技术的双发射极结构。该结构也能够在衬底或SOI晶圆上通过其它技 术来形成。能够形成NPN型和PNP型这两个双极性器件。需要相互相对并具有相反方位的 两个内部基极层与集电极之间的结以及在中央部分被一体化的集电极。在该几何学的配置 中，能够在两个内部基极层中共用集电极的电荷。该结构适用于具有CMOS的集成化，但是 同样地，在仅为双极性型的技术中也能够实现。在BiCMOS技术的HCBT结构中需要CMOS工艺的一部分，但是在这种情况下，仅需 要使用于双极性的形成。与双发射极HCBT有关的本发明的说明基于BiCMOS工艺流程。说 明NPN型晶体管的工艺流程，但是通过使晶体管区域的掺杂类型相反，使用相同的技术概 念就能够形成PNP型晶体管。图43示出在双发射极HCBT中使用的典型的掩模组。能够将HCBT嵌入到掩模数更少的CMOS工艺，但是HCBT向CMOS的集成化一般需要 图43所示的三个追加掩模(掩模402、403以及404a)。图43的(b)表示已经存在于CMOS 工艺流程中并且在双发射极HCBT中使用的掩模。图43的(c)表示在将多晶硅电极用作集 电极的情况下使用的掩模。
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III制造工序通常与要形成ρ型CMOS的Si衬底411同样地对双发射极HCBT结构进行处理。工 艺的开始是形成标准的浅沟槽介质隔离层(shallow trench isolation :STI) 0成为集电 极接触区域的HCBT活性区域被形成在由STI包围的硅柱即n-hill层412上，由活性掩模 401规定该HCBT活性区域。在要形成集电极接触区域的活性掩模401的部分，为了降低集电极电阻，而如图 43的(a)所示那样形成少许的角度。活性掩模401的端部也可以如图43的(c)所示那样 原样保持平坦。在形成STI后，连续地进行CMOS的离子注入，执行穿通防止用离子注入、阈值电压 调整用离子注入、其它阱的离子注入。为了得到HCBT的n-hill层(集电极接触区域)的 掺杂分布，能够使用这些离子注入的几个的组合。在这种情况下，能够将CMOS光刻使用于n-hill层的离子注入用掩模402。更一般 地说，能够通过与对CMOS工艺追加的工艺不同的工艺来对n-hill层进行离子注入，在所追 加的工艺中需要图43的(a)所示的离子注入掩模402。这是为了 HCBT结构而需要的第一 个追加掩模。然而，与使用CMOS掩模的情况、使用所追加的HCBT掩模的情况无关地，掩模 尺寸都相同。n-hill层的离子注入的结果是能够得到最适于HCBT动作的n_hill层的掺杂分 布。为了得到所期望的n-hill层的分布，也能够组合多个离子注入工序。图44的(a)示出HCBT集电极的离子注入413a。在CMOS处理工序中的阱离子注 入之后，去除光致抗蚀剂414，实施高温退火处理来修复硅结晶结构，电激活被离子注入的 离子种。由于紧接在CMOS阱的离子注入之前或之后执行HCBT的n-hill层412的离子注 入，因此同样地，CMOS工艺的处理工序中的退火工序能够使用于n-hill层的结晶的恢复和 掺杂剂的激活。在阱离子注入之后，通过普通的CMOS工艺流程来形成栅极堆叠，之后进行源极/ 漏极扩展区域的离子注入。在CMOS处理工序的这一点上，为了应用到HCBT结构而需要第 二光刻掩模403。在得到ρ型外部基极层416的基极离子注入415a中使用该掩模。在该离子注入 工序过程中，芯片的CMOS部分如图44的(b)、44的(c)所示那样被光致抗蚀剂417覆盖。 光致抗蚀剂417在活性掩模401上延伸，如图44的(c)所示，活性区域的左右部分被光致 抗蚀剂417保护。在集电极η+接触区域的被保护的部分进行离子注入，直到外部基极层为止的距 离决定基极与集电极、集电极与发射极之间的耐压。在CMOS形成工序中，在离子注入后，通 过高温退火处理对源极/漏极扩展区域进行处理。能够在恢复外部基极层的结晶来激活离 子种的退火处理中使用该步骤。然而，对于进行了离子注入的外部基极层416，也能够根据所追加的退火工序而 进行其它退火处理。这是因为源极/漏极区域在该时刻还没有进行离子注入，因此不会对 CMOS特性产生明显的影响。在CMOS源极/漏极扩展的退火后，需要元件分离氧化膜的蚀刻 掩模404a作为第三追加掩模，如图44的(d)所示那样，由光致抗蚀剂418覆盖整个CMOS 结构，露出HCBT的发射极窗419。
在工艺的该时刻，能够对集电极区域423追加执行集电极的离子注入413b，但是 并不是晶体管动作中必不可少的，也能够避免进行该处理。当实施该离子注入时，能够在由 图44的(d)、图44的(e)所示的掩模决定的区域中得到更高的集电极注入密度。通过这种方法来改善晶体管的高频性能，并且实现使基极与集电极结的电场分布 均勻。如图44的(f)所示那样，仅在由该掩模决定的时间内对元件分离氧化膜420进行蚀 刻。其中能够使用湿蚀刻或干蚀刻。根据使n-hill层412的侧面421露出多少来决定蚀 刻时间的设定。在决定使用多晶硅作为集电极的情况下的集电极接触区域时也能够使用元 件分离氧化膜420的蚀刻。在这种情况下，为了决定集电极多晶硅区域，必须使用图43的(C)所示的元件分 离蚀刻掩模图案404b。在元件分离的蚀刻之后，堆积薄的屏蔽氧化膜422。接着，使用第二HCBT掩模403，如图44的(g)所示那样，以向两个相反方向倾斜的 角度实施内部基极层412的离子注入426a、426b。在n-hill层412的侧面能够得到ρ型内 部基极层427。图44的(h)中以内部基极层427被投影到活性区域侧面上的形状示出在内 部基极离子注入后由图42的(b)所示的平面451定义的截面。在图44的(h)所示的平面 内外进行内部基极层427的离子注入426a、426b。相对的侧面的内部基极层427的离子注入是为了得到双发射极HCBT结构而对基 本的HCBT结构追加的唯一工序。因而，能够以同样的工艺同时地制造两个HCBT。在元件分离的蚀刻中所使用的元件分离掩模404a的HCBT光刻能够如图43的(c) 所示那样，为了使与n-hill层相接触的氧化膜变得极薄，而形成为相对于活性区域的掩模 401倾斜。这样，对基极注入的离子能够通过分层分布的薄的氧化膜而部分地侵入发射极窗 的周围。通过该方法，在发射极周围使基极中止物的浓度上升，最终能够防止集电极与发射 极之间的穿通。并且，在高耐压化的改善这方面，希望横向扩展使得漂移区445变得更长。在内部基极层427的离子注入后，必须去除光致抗蚀剂425，对薄的屏蔽氧化膜 422进行蚀刻。在薄的屏蔽氧化膜422的蚀刻之后，露出n-hill层412的侧壁的硅表面。 为了形成极薄氧化膜428，通过热退火来对该表面进行处理。通过该处理，避免在多晶硅堆积的期间多晶硅外延生长，在多晶硅蚀刻的期间发 挥作为η-hill层412表面的保护膜的作用。接着，如图44的(i)所示那样堆积多晶硅层 429。在堆积后，对多晶硅进行回蚀，能够得到作为发射极电极来使用的发射极多晶硅区域 432(图44的(j))。在利用多晶硅制作集电极接触区域的情况下，也同样地形成集电极多晶娃。为了减少发射极多晶硅区域432的凹坑434，能够使用不同的平坦化技术。例如， 如图43的(b)所示，能够使用通过虚设栅掩模408在发射极侧壁附近形成的CMOS虚设栅。 这是与上述的实施方式3相同的方法。由于四甲基氢氧化铵(TMAH)蚀刻具有对氧化物的高选择性，因此在多晶硅的回 蚀中使用四甲基氢氧化铵(TMAH)蚀刻。在堆积前进行表面处理时在n-hill层表面生长出 的薄的氧化膜428足以抵挡TMAH蚀刻，能够完全地保护n-hill层。基本上，当多晶硅的 TMAH回蚀结束时，活性的晶体管的高度433 (图44的(j))已确定，HCBT所需要的追加工艺 工序结束。之后，使用CMOS工艺步骤来完成HCBT结构。因此，说明对HCBT结构产生影响的CMOS步骤。通常，接下来的CMOS工艺模块是形成栅极的间隔物。因此，堆积氧化膜，然后通过各向异性的处理进行回蚀。氧化膜的间隔 物435残留在CMOS栅极的侧壁上。在该处理的性质方面，如图44的(k)所示，相同的间隔 物435形成在n-hill层412的侧壁上的发射极多晶硅区域432上。之后，在CMOS结构上执行源极/漏极的离子注入。如图44的(1)所示，能够对 HCBT结构的高浓度注入的η+集电极接触区域437使用nMOS晶体管的η+源极/漏极区域 的离子注入436。在这种情况下，由于在集电极中不使用多晶硅，因此不需要图43的(c)所 示的元件分离氧化膜的蚀刻掩模404b。由η+离子注入掩模405决定的光致抗蚀剂438的端部位置决定η+集电极与外部 基极层之间的距离，这对如集电极与基极之间、集电极与发射极之间的耐压那样的晶体管 特性产生影响。除此之外，该距离决定图42的(c)所示的漂移区445，该漂移区445决定集 电极与发射极之间电压的下降。通过改变该距离来改变漂移区445的长度，能够与影响fT 和fmax的集电极与基极之间的耗尽区域的迁移时间同样地调整集电极与发射极之间的耐 压。集电极η+区域的另一端部由n-hill层的侧壁决定。在集电极通过多晶硅进行连 接的情况下，外部基极层与集电极多晶硅之间的距离决定对于晶体管性能来说重要的漂移 区。在HCBT的离子注入区域的激活中也能够利用CMOS的用于激活源极/漏极的离子 注入的退火处理。另外，也能够在如下目的中使用上述退火处理使掺杂剂从与n-hill层 412侧壁相接触地形成的η型掺杂的发射极多晶硅区域432扩散。该扩散通常被称为驱入 扩散。这样，在P型基极区域427中形成发射极η+区域439 (在图44的(m)中示出)。通过这种工艺来形成内部基极层427的掺杂分布。在图44的(η)中示出所形成 的发射极η+区域439，并且示出通过图42的(b)所示的平面451定义的横截面。接下来的CMOS工艺模块是形成硅化物。首先，堆积被用作硅化物保护膜的氧化膜 440。接着，通过使用硅化物屏蔽掩模，在几个CMOS部上形成开口，通过光致抗蚀剂441保 护几个元件或区域。在HCBT结构中，必须通过图43的(b)所示的硅化物化屏蔽掩模406a、406b来保 护集电极接触区域437与外部基极层416之间的氧化膜440的一部分，而结构的其它部分 如图44的(η)所示那样开放。残留的氧化膜440防止集电极接触区域437与外部基极层 416之间在电气上短路。如图44的(ο)和图44的(ρ)所示，通过在半导体产业中作为硅化物化的方法而 公知的标准方法来形成硅化物442。如图44的(ο)所示，通过n-hill层412侧面的间隔物 435来分离n-hill层412的外部基极层416和发射极多晶硅区域432。在这种情况下，硅 化物保护掩模仅由一部分406a构成。另一方面，利用使用硅化物保护掩模的一部分406b而在此处残留的氧化膜能够 分离发射极多晶硅区域432和外部基极层416。在这种情况下，硅化物保护掩模由一部分 406a,406b 构成。在工艺的后端工序中，堆积氧化膜443，蚀刻出接触孔444，并且由低电阻的金属 (metal)填满接触孔444，通过标准的方法来实施金属喷镀(metallization)。如图44的 (q)所示，最终的双发射极HCBT结构是金属层。图44的(r)示出由图42的(b)的平面451规定的截面所示的最终的元件结构。图44的(s)示出多晶硅的集电极接触结构的截面。在图44的(q)中用标记490 表示n-hill层412上表面的尺寸，490的尺寸(活性区域宽度)例如是0.5 μ m。并且，在 图44的(r)中用标记491表示n-hill层412上表面的尺寸，491的尺寸例如是2.0 μ m。IV电气特性图45针对双发射极HCBT结构和单发射极HCBT结构示出基极电流(IB)和集电极 电流(IC)与基极-发射极之间的电压(VBE)的相关性。这也被称为Gummel曲线。图46 示出在双发射极HCBT结构和单发射极HCBT结构中共同的输出特性。共发射极时的耐压(BVCEO)在双发射极结构中得到很大改善。使用同样的掩模组 和同样的掩模参数形成两方的晶体管。通过利用双发射极形状提高了 BVCE0，其能够通过光 刻掩模的设计来实现。图47示出双发射极和单发射极HCBT结构的最大振荡频率(fmax)、截止频率(fT) 与集电极电流(IC)之间的关系。可知，在双发射极HCBT中，fT和fmax是较低的值，在更 低的IC处具有峰值。这是由于在集电极接触区域处电流密度增加。流过基极与集电极之 间的耗尽区域的电流通过电场被引向中央部分，之后被引向集电极接触区域方向。由此，集 电极中央部分的集电极电流密度上升，如图47所示那样在集电极电流值较低处基极宽度 开始扩大(即，科尔克效应)。另外，由于电子必须在被扩大的耗尽区域内移动，因此得到相 关联的时间常数上升的结果。通过变更发射极宽度，能够使电流密度和基极与集电极之间 的耗尽区域移动时间这两者变小。除此之外，能够由与CMOS晶体管相同的Si衬底形成上述的双极性晶体管。图48 是表示集成在衬底上的双极性晶体管与CMOS晶体管的图。在图48的CMOS晶体管中，编号 480表示CMOS晶体管的源极扩散层，编号481表示漏极扩散层。并且，特别地，编号482表示CMOS晶体管的栅电极，编号483表示间隔物。间隔物 483与双极性晶体管的间隔物435 —起形成。(实验例)上述各工艺的具体条件如下所示。图44的(1)、(2)所示的离子注入法的条件如 下所示。外部基极层(图44的(b) ,416)大约5X1019-5X1020cm_3内部基极层(图44的(g) ,427)大约lX1018-5X1018cm_3集电极(n-hill层)(图 44 的(a) ,412)大约lX1016-5X1017cm_3外部基极层的杂质浓度和集电极的杂质浓度的比例在10 1至10000 1之间。离子注入条件外部基极层注入(415a)杂质BF2+掺杂浓度1.5X1015cm-2能量18keV
内部基极层注入(426a、426b)
杂质:BF2+
掺杂浓度5. 0X1013cm-2
能量:30keV
倾斜30度
集电极注入(413a)
杂质P+
掺杂浓度3. 0X1012cm-2
能量:220keV
掺杂浓度2. 0X1012cm-2
能量IlOkeV
掺杂浓度5. 0X1011cm-2
能量30keV
追加的集电极注入(413b)
杂质P+
掺杂浓度5. 0X1012cm-2
能量IlOkeV
在本实验例中，在这种条件以及n--hill层的宽度(活性区域宽度)不足500纳米
的条件下，能够形成具有完全耗尽的n-hill层的半导体元件。
3权利要求
一种半导体装置，是混载了横向双极性晶体管和CMOS晶体管而成的半导体装置，该半导体装置的特征在于，上述横向双极性晶体管具备开放区域，其是在包围活性区域的元件分离氧化膜上开口而得到的区域；多晶硅膜，其被形成在上述开放区域上；以及保护膜，其覆盖通过在上述元件分离氧化膜上开口形成上述开放区域而露出的上述活性区域的周面的至少一部分，其中，上述多晶硅膜具有使上述活性区域从上述多晶硅膜露出的厚度，上述保护膜是在将上述多晶硅膜蚀刻到上述厚度时防止上述活性区域被蚀刻的膜。
2.一种半导体装置，是混载了横向双极性晶体管和CMOS晶体管而成的半导体装置，该 半导体装置的特征在于，上述横向双极性晶体管具备开放区域，其是在包围活性区域的元件分离氧化膜上开口而得到的区域； 多晶硅膜，其被形成在上述开放区域上；保护膜，其覆盖通过在上述元件分离氧化膜上开口形成上述开放区域而露出的上述活 性区域的周面的至少一部分；集电极扩散层，其被形成在上述活性区域上；以及 集电极电极，其与上述集电极扩散层的区域直接连接，其中，上述多晶硅膜具有使上述活性区域从上述多晶硅膜露出的厚度，上述保护膜是 在将上述多晶硅膜蚀刻到上述厚度时防止上述活性区域被蚀刻的膜。
3.一种半导体装置，其具有横向双极性晶体管，该半导体装置的特征在于， 上述横向双极性晶体管具有衬底，其构成第一导电层；活性区域，其被配置在上述第一导电层上，具有如下形状从上述第一导电层突出，具 备上表面以及与上述上表面接触的至少一个侧面；开放区域，其是在包围上述活性区域的元件分离氧化膜上开口而得到的区域； 多晶硅膜，其被形成在上述开放区域上；发射极区域，其是从上述多晶硅膜处进行固相扩散而得到的区域；以及 虚设栅多晶硅，其被形成在上述元件分离氧化膜上，其中，通过上述虚设栅多晶硅来控制从上述多晶硅膜处进行固相扩散而得到的上述发 射极区域的形状。
4.一种半导体装置，具有横向双极性晶体管，该半导体装置的特征在于， 上述横向双极性晶体管具备衬底，其构成第一导电层；活性区域，其被配置在上述第一导电层上，具有如下形状从上述第一导电层突出，具 备上表面以及与上述上表面接触的至少一个侧面；以及元件分离氧化膜，其局部地覆盖上述活性区域的上述侧面， 其中，上述活性区域包含极性与上述第一导电层不同的第二导电层， 上述活性区域在上述至少一个侧面的两个相对的位置处以及上述上表面包括极性与上述第一导电层相同的第三导电层。
5.根据权利要求4所述的半导体装置，其特征在于，上述第三导电层包含极性与上述第二导电层相同的第四导电层。
6.根据权利要求5所述的半导体装置，其特征在于，上述第四导电层与发射极电极相连接。
7.根据权利要求4至6所述的半导体装置，其特征在于，还具备接触电极，上述活性区域与上述接触电极电连接。
8.根据权利要求4至6所述的半导体装置，其特征在于，还具备至少两个接触电极，上述活性区域与上述接触电极电连接。
9.根据权利要求4至8所述的半导体装置，其特征在于，对上述活性区域的杂质浓度和上述活性区域的宽度进行设定，使得在上述横向双极性 晶体管在电气上处于动作状态时，上述活性区域整体成为耗尽状态。
10.根据权利要求9所述的半导体装置，其特征在于，上述活性区域的杂质浓度与上述第三导电层的杂质浓度的比率为1 10至 1 10000。
11.根据权利要求10所述的半导体装置，其特征在于，还具备被集成于上述衬底上的CMOS晶体管。
12.—种半导体装置的制造方法，该半导体装置是混载了横向双极性晶体管和CMOS晶 体管而成的半导体装置，该半导体装置的制造方法的特征在于，包括以下工序在进行以上述CMOS晶体管的栅电极为掩模来注入杂质的离子注入工序至少一次之 后，形成用于将上述横向双极性晶体管的活性区域的基极区域连接到外部的外部基极区 域；通过去除包围上述活性区域的元件分离氧化膜的规定部分，来在上述活性区域的周围 形成开放区域；对如下区域进行离子注入来形成上述横向双极性晶体管的内部基极区域，该区域是通 过形成上述开放区域而露出的上述活性区域的侧面，并且该区域的一部分与上述外部基极区域重叠；保护膜形成工序，在上述活性区域的表面形成保护膜，该保护膜在进行后续工序的蚀 刻时保护上述活性区域；在包含上述活性区域和上述开放区域的区域上形成含有杂质的多晶硅膜，其中，在该 活性区域上形成有在上述保护膜形成工序中形成的上述保护膜；多晶硅蚀刻工序，对上述多晶硅膜只蚀刻规定的厚度；以及使杂质从在上述多晶硅蚀刻工序的蚀刻中留下的、含有上述杂质的多晶硅膜处进行固 相扩散来形成发射极扩散层区域、集电极扩散层区域。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，上述保护膜是具有如下厚度的氧化膜该厚度防止上述横向双极性晶体管的活性区域 在上述多晶硅蚀刻工序中被蚀刻。
14.一种半导体装置的制造方法，该半导体装置是混载了横向双极性晶体管和CMOS晶 体管而成的半导体装置，该半导体装置的制造方法的特征在于，包括以下工序在进行以上述CMOS晶体管的栅电极为掩模来注入杂质的导电层形成工序至少一次 之后，形成用于将上述横向双极性晶体管的活性区域的基极区域连接到外部的外部基极区 域；通过去除包围上述活性区域的元件分离氧化膜的规定部分，来在上述活性区域的周围 形成开放区域；对如下区域进行离子注入来形成上述横向双极性晶体管的内部基极区域，该区域是通 过形成上述开放区域而露出的上述活性区域的侧面，并且该区域的一部分与上述外部基极区域重叠；保护膜形成工序，在上述活性区域的表面形成保护膜，该保护膜在进行后续工序的蚀 刻时保护上述活性区域；在包含上述活性区域和上述开放区域的区域上形成含有杂质的多晶硅膜，其中，在该 活性区域上形成有在上述保护膜形成工序中形成的上述保护膜； 多晶硅蚀刻工序，对上述多晶硅膜只蚀刻规定的厚度；使杂质从在上述多晶硅蚀刻工序的蚀刻中留下的含有上述杂质的多晶硅膜处进行固 相扩散，来形成发射极扩散层区域；在上述活性区域上形成集电极扩散层；以及 形成与上述集电极扩散层的区域直接连接的电极。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，上述保护膜是具有如下厚度的氧化膜该厚度防止上述横向双极性晶体管的活性区域 在上述多晶硅蚀刻工序中被蚀刻。
16.一种半导体装置的制造方法，该半导体装置具有横向双极性晶体管，该半导体装置 的制造方法的特征在于，制造上述横向双极性晶体管的工序包括以下工序在成为衬底的第一导电层上形成具有如下形状的活性区域从该第一导电层突出，具 备上表面以及与上述上表面接触的至少一个侧面；在包围上述活性区域的元件分离氧化膜上开口来形成开放区域； 在上述开放区域上形成多晶硅膜；通过从上述多晶硅膜处进行固相扩散来形成发射极区域；以及 在上述元件分离氧化膜上形成虚设栅多晶硅，其中，通过上述虚设栅多晶硅来控制从上述多晶硅膜处进行固相扩散得到的发射极区 域的形状。
全文摘要
提供一种适于高性能的横向晶体管(HCBT)与CMOS晶体管的混载(BiCMOS)的横向晶体管的结构及其制造方法。在混载了HCBT(100)与CMOS晶体管(200)而成的半导体装置中，HCBT(100)具有开放区域(21)，其是通过对包围n-hill层(11)的元件分离氧化膜(6)进行蚀刻来形成开口而得到的区域；发射极电极(31A)和集电极电极(31B)，该发射极电极(31A)和集电极电极(31B)被形成在开放区域(21)内，是具有使通过对元件分离氧化膜进行蚀刻而露出的n-hill层(11)露出的厚度的多晶硅膜；以及极薄氧化膜(24)，其覆盖n-hill层(11)的至少一部分。极薄氧化膜(24)作为保护膜而发挥功能，防止在对多晶硅膜进行蚀刻来形成发射极电极(31A)和集电极电极(31B)时n-hill层(11)被蚀刻。
文档编号H01L29/73GK101897017SQ20088012089
公开日2010年11月24日 申请日期2008年12月19日 优先权日2007年12月20日
发明者望月秀则, 森田宗一, 汤米斯拉夫·苏黎高吉, 马可·可利奇克 申请人:旭化成微电子株式会社