专利名称：用于钝化完整性测试的嵌入式结构的制作方法
技术领域：
本发明通常涉及半导体器件领域，更具体地，涉及用于测试覆盖半导体器件的钝 化层完整性的方法和系统。
背景技术：
半导体器件用于大多数现代电子装置和电气装置。半导体器件的制造包括光刻和 化学步骤的多步骤序列，在此期间在由诸如硅及其各种化合物之类的半导体材料制成的晶 片上逐渐地产生电路。半导体器件的最上层称作钝化层。所述钝化层保护衬底免于损坏， 例如在后续制造步骤期间保护衬底免于刮伤以及防止沾污物到达下面的层。半导体器件的许多可观察故障已经归因于钝化层中诸如针孔和裂缝之类的缺陷。 在沉积钝化层期间以及在沉积后处理期间产生钝化层中的缺陷。用于检测钝化层中缺陷的一种方法是使用显微镜的光学检查。然而，使用这种方 法通常不可以确定缺陷是否实际上穿透所述钝化层，因此几乎不可能检测到针孔。用于确定钝化层完整性的现有技术测试的其他情况是诸如正磷酸测试之类的化 学测试。然而，正磷酸测试也不会揭示所有缺陷，并且正磷酸测试也不会将这种测试用于有 机钝化层，例如所述有机钝化层由例如聚酰亚胺构成，因为这种酸消耗了聚酰亚胺。非常需要克服这些缺陷，并且提供一种用于测试覆盖半导体器件的钝化层的完整 性的方法和系统。
发明内容
根据本发明，提出了一种用于测试钝化层完整性的方法。将导电材料结构层沉积 到半导体器件的至少一部分衬底顶部表面上。所述结构层包括多个带，所述带与至少两个触点相连，并且设置在至少一部分所 述顶部表面上，使得连续带和所述带的连续部分之一与不同的触点相连。将钝化层设置于 所述衬底和所述结构层的至少一部分顶部表面上，使得将钝化层的材料设置于导电材料的 带之间以及所述结构层的顶部上。然后将导电材料沉积到钝化层上，并且测量所述至少两 个触点之间的电阻。依赖于所测量的电阻来确定对于钝化层完整性的表示。根据本发明，提出了一种测试钝化层完整性的方法，所述方法还包括将具有触点 的导电材料层和电绝缘材料层插入到衬底的顶部表面和结构层之间；以及测量导电材料层 的触点和结构层的至少两个触点焊盘之一之间的电阻。根据本发明，还提出了一种测试钝化层完整性的系统，所述系统包括半导体器件 的衬底。将导电材料的结构层设置在衬底的至少一部分顶部表面上。所述结构层包括与至 少两个触点相连的多个带，设置所述触点使得连续的带或所述带的连续部分与不同触点相 连。所述至少两个触点用于与电路相连，所述电路用于测量所述至少两个触点之间的电阻， 并且用于依赖于所述电阻提供测量信号。所述测量信号指示沉积到所述衬底的至少一部分顶部表面和所述结构层上的钝化层的完整性，其中这样沉积所述钝化层，使得将钝化层材 料设置在导电材料带之间以及所述结构层的顶部上。根据本发明，提出了一种测试钝化层完整性的方法，所述钝化层还包括导电材料 层和插入到所述衬底顶部表面和所述结构层之间的电绝缘材料层。所述导电材料层包括用 于与电子电路相连的触点，所述电子电路用于测量所述导电材料层的触点和所述结构层的 至少两个触点的至少一个之间的电阻。
现在将结合附图描述本发明的典型实施例，其中图1是示出了根据本发明的半导体器件的衬底的截面图的简化方框图，所述半导 体器件具有根据本发明的用于测试钝化层完整性的嵌入式结构的第一实施例；图2a和2b是根据图1所示的嵌入式结构的本发明的结构层的两个实施例的顶视 图的简化方框图；图2是示出了根据本发明的性能计算站的网络的简化方框图；图3是示出了图1所示的衬底截面图的简化方框图，所述衬底具有根据本发明沉 积到钝化层上的导电材料；图4是示出了根据本发明的用于确定钝化层完整性的电子电路的简化方框图，所 述电子电路用于测量两个触点之间的电阻；图5是示出了根据本发明的用于测试钝化层完整性的方法的简化流程图；图6是示出了半导体器件的衬底的截面图的简化方框图，所述半导体器件具有根 据本发明的用于测试钝化层完整性的嵌入式结构的第二实施例；以及图7a和7b是根据图6所示嵌入式结构的本发明的导电材料层的两个实施例的顶 视图的简化方框图。
具体实施例方式介绍以下描述以便使得本领域普通技术人员能够实现和使用本发明，并且提出了 具体应用的上下文条件极其要求。对所公开实施例的各种修改对于本领域普通技术人员而 言是易于理解的，并且在不脱离本发明范围的情况下，这里所限定的一般原理可以应用于 其他实施例和应用。因此，本发明并非意欲局限于所公开的实施例，但是根据与这里所公开 的原理和特征一致的最宽范围。参考图1，示出了半导体器件的衬底的截面图，所述半导体器件具有根据本发明的 用于测试钝化层完整性的嵌入式结构100的第一实施例。在衬底102的至少一部分顶部 表面上，例如所述顶部表面覆盖例如芯片上系统(SoC)之类的芯片的功能部件上面的区域 103，设置导电材料的结构层104。所述结构层104包括分别与至少两个接触焊盘106. 1和 106. 2相连的多个带104. 1和104. 2，例如将所述接触焊盘放置在所述区域103外部。这 样设置所述带104. 1和104. 2，使得连续的带104. 1和104. 2和所述带104. 1和104. 2的 连续部分与不同的接触焊盘相连，即带104. 1与接触焊盘106. 1相连，带104. 2与接触焊 盘106. 2相连。将钝化层108沉积到所述衬底102至少一部分顶部表面和所述结构层104 上，使得将所述钝化层108的材料设置在带104. 1和104. 2之间、以及所述结构层104的顶部上，在所述至少两个接触焊盘106. 1和106. 2的每一个的表面积的至少预定部分上缺少 结构层104。可选地，将例如诸如SiO2之类的氧化物层，电绝缘层插入到衬底102和结构层 104的顶部表面之间，例如当所述衬底102结束时具有金属层时。例如，所述结构层104例如使用标准薄膜沉积技术，由诸如铝、铜或金之类的金属 构成。例如，所述钝化层108使用标准沉积技术，由诸如聚酰亚胺、SiO2或Si3N4构成。参考图2a和2b，示出了所述结构层104的两个实施例的顶视图。如图2a所示的 结构层104包括多个实质上笔直的带104. 1和104. 2，所述笔直的带104. 1和104. 2实质上 彼此平行地朝向，其中所述带104. 1与接触焊盘106. 1相连，以及所述带104. 2与接触焊盘 106. 2相连，使得所述连续的带104. 1和104. 2分别与不同的接触焊盘106. 1和106. 2相连。 可选地，如图2b所示，所述结构层104包括处于两个缠绕螺旋形式。明显的是，本领域的普 通技术人员将达到各种其他结构，所述其他结构提供与不同的接触焊盘106. 1和106. 2相 连的连续的带104. 1和104. 2和所述带104. 1和104. 2的连续部分。所述带104. 1和104. 2具有预定的宽度，并且将连续的带104. 1和104. 2或所述 带104. 1和104. 2的连续部分以彼此相距预定更多距离设置。例如，确定所述宽度和距离， 使得能够实现钝化层108中的针孔的检测。例如，对于在SoC应用中100 μ m*100 μ m的覆 盖区域103，将所述宽度和距离确定为在0. 1 μ m至10 μ m的范围。多个连续的带或者带的 连续部分的提供导致金属盒非金属的多个交替，并且因此在钝化层108的非平面截面中使 得对于完整性测试的以下测量对于缺陷更加敏感。然后将导电材料沉积到钝化层上，例如使用诸如无电镀M/浸没金沉积之类的无 电镀沉积技术。所述沉积110主要发生在诸如接触焊盘106. 1和106. 2之类的金属表面和 结构层104的暴露部分，通过钝化层108中的针孔和裂缝暴露所述暴露部分，如图3所示。 无电镀Ni/浸没金沉积是众所周知的技术，并且通常用于电子制造中。当然，依赖于钝化层 的材料，选择在沉积之前进行表面清洁的清洁化学剂，具体地当所述钝化层包括诸如聚酰 亚胺之类的有机材料时。然后将接触焊盘106. 1和106. 2与用于测量所述至少两个接触焊盘106. 1和 106. 2之间电阻的电路120相连。适用于该目的的电路120的示例如图4所示，但只对于本 领域普通技术人员显而易见的是存在多种可用的其他电路设计。所述电子电路120包括两 个反相器122和124以及电压比较器126。第二反相器124包括电阻反馈，连接所述电阻反 馈以测量两个接触焊盘之间的电阻R 128。在钝化层108中存在缺陷的情况下，电阻R 128非常低<< lOOhms。将A接地， 即A = 0导致节点B和C的电压实质上等于电源电压V⑵即节点C的电压\大于基准电压 Vref，并且因此节点D的电压等于电源电压Vee。在钝化层108中不存在缺陷时，电阻R 128 较大，> 100. OOOOhms0将A接地，即A = 0导致节点B的电压实质上等于电源电压Vrc，并 且节点C的电压实质上小于电源电压Ncc，即节点C的电压小于基准电压Vref，并且因此节 点D的电压等于0。基准电压Vref是在任意电路中可用的，并且通过确定基准电压的值可 以确定与钝化层108的完整性相对应的电阻R 128的阈值可接受与否。典型地，将所述阈 值设定为IOOkOhm,以确保半导体器件的正确操作，但是当然也不局限于此。例如，可以执行 对于不同半导体器件的测试，并且确定确保正确操作的相应阈值。例如，对在节点D处提供 的输出信号数字化，并且将其存储在存储器中用于进一步处理，例如将相同衬底的其他接触焊盘之间的测量结果进行比较，或者当集成到制造工艺中时用于在随后的阶段丢弃有缺 陷的器件。参考图5，示出了根据本发明的用于测试钝化层完整性的方法的简化流程图。参考 上述图l、2a、2b、3和4所示的器件，在150时，提供了半导体器件的衬底。在160时，将导 电材料的结构层104沉积到衬底的至少一部分顶部表面上。在162时，然后将钝化层108 沉积到衬底102至少一部分顶部表面和结构层104上。可选地，在151时，将电绝缘层沉积 到衬底102的至少一部分顶部表面上，以及在所述电绝缘层上沉积所述结构层104和钝化 层108。在164时，然后将导电材料沉积到钝化层108上。在沉积导电材料之后，在166时 测量至少两个接触焊盘106. 1和106. 2之间的电阻，以及在180时，依赖于测量的电阻来确 定关于钝化层108完整性的表示。例如，在已经完成衬底的制造之后执行步骤150至162，而在晶片的掩模和锯切之 后执行应力处理阶段。可选地，在处理步骤162和164之后将期间提供给消费者，并且由消 费者执行步骤164至180，从而使得能够检测在运输期间引起的缺陷。另外可选地，将电路 结合到半导体器件中，并且然后将接触焊盘与之相连，使得能够由半导体器件进行自我完 整性测试。应该注意的是通过在步骤164时在钝化层108中的缺陷位置处沉积金属，也促 进了钝化层108的完整性的可视检查，并且也使得能够实现不可视缺陷的检查。参考图6，示出了半导体器件的衬底的截面图，所述半导体器件具有根据本发明的 用于测试钝化层完整性的嵌入式结构200的第二实施例。第二实施例200包括与第一实施 例100相同的、由相同参考数字表示的部件。在所述衬底102的至少一部分顶部表面上， 例如覆盖诸如芯片上系统(SoC)之类的芯片的功能部件以上的区域103的顶部表面，设置 了导电材料层115、接着是电绝缘材料层117，所述电绝缘层例如是诸如SiO2之类的氧化物 层。电绝缘层117之后是与上述第一实施例相同的部件。可选地，将例如诸如SiO2之 类的氧化物层，电绝缘层插入到衬底102和导电材料层115的顶部表面之间，例如当所述衬 底102最终具有金属层时。所述导电材料层115包括例如图7a所示的平板，例如图7b所示的多个带，例如所 述多个带与结构层104的带平行的取向、或者与其成一定角度的取向。例如，导电材料层 115由诸如铝、铜或金之类的金属构成，例如使用标准薄膜沉积技术构成。例如，电绝缘层 117使用标准薄膜沉积技术，由主任SiO2之类的氧化物构成。导电材料层115的存在增加了对于钝化层108中缺陷的检测敏感度。另外，可以 向导电材料层115提供接触焊盘119，使得能够实现接触焊盘119和用于检测电绝缘层117 中缺陷的接触焊盘106. 1和106. 2的至少一个之间的电阻测量。如显而易见的，按照类似的方式使用上述电子电路120来执行所述测量，所述电 子电路用于测量接触焊盘106. 1和106. 2之间的电阻，并且用于测量接触焊盘119和接触 焊盘106. 1和106. 2的至少一个之间的电阻。在不脱离所附权利要求限定的本发明精神和范围的情况下，本领域普通技术人员 可以理解本发明的各种其他实施例。
权利要求
一种方法，包括提供半导体器件的衬底(102)；在所述衬底(102)的至少一部分顶部表面上提供导电材料结构层(104)，所述结构层包括多个带(104.1，104.2)，所述多个带与至少两个触点(106.1，106.2)相连，并且设置在所述至少一部分顶部表面上，使得连续的带(104.1，104.2)或所述带(104.1，104.2)的连续部分与不同的触点(106.1，106.2)相连；将钝化层(108)沉积到所述衬底(102)的所述至少一部分顶部表面以及所述结构层(104)上，使得将所述钝化层(108)的材料设置在导电材料的带(104.1，104.2)之间、并且设置在所述结构层(104)的顶部上；将导电材料沉积到所述钝化层(108)上；测量所述至少两个触点(106.1，106.2)之间的电阻；以及依赖于所测量的电阻，确定关于所述钝化层(108)的完整性的指示。
2.根据权利要求1所述的方法，包括将具有触点(119)的导电材料层(115)和电绝缘材料层(117)插入到所述衬底(102) 的顶部表面和所述结构层(104)之间；测量所述导电材料层(115)的触点(119)和所述结构层(104)的至少两个触点焊盘 (106. 1,106. 2)的至少一个之间的电阻；以及依赖于所测量的电阻，确定关于所述电绝缘材料层(117)的完整性的指示。
3.根据权利要求1或2所述的方法，其特征在于将导电材料沉积到所述钝化层(108) 上包括无电镀Ni/浸没金沉积。
4.一种系统，包括半导体器件的衬底(102)；以及在所述衬底(102)的至少一部分顶部表面上设置的导电材料结构层(104)，所述结构 层(104)包括多个带(104. 1,104. 2)，所述多个带与至少两个触点(106. 1,106. 2)相连，并 且所述多个带设置为使得连续的带(104. 1，104. 2)或所述带(104. 1，104. 2)的连续部分与 不同的触点(106. 1，106. 2)相连；所述至少两个触点(106. 1，106. 2)用于与电路(120)相 连，所述电路用于测量所述至少两个触点(106.1,106.2)之间的电阻，并且用于依赖于所 测量的电阻来提供测量信号，所述测量信号指示沉积到所述衬底(102)的所述至少一部分 顶部表面和所述结构层(104)上的钝化层(108)的完整性，沉积所述钝化层，使得将所述钝 化层(108)的材料设置在导电材料的带(104. 1，104. 2)之间、并且设置在所述结构层(104) 的顶部上。
5.根据权利要求4所述的系统，包括插入到所述衬底(102)的顶部表面和所述结构层(104)之间的导电材料层(115)和电 绝缘材料层(117)。
6.根据权利要求5所述的系统，其特征在于所述导电材料层(115)包括用于与电路 (120)相连的触点(119)，所述电路用于测量所述导电材料层(115)的触点(119)和所述结 构层(104)的至少两个触点焊盘(106. 1,106. 2)的至少一个之间的电阻。
7.根据权利要求4-6中任一项所述的系统，其特征在于所述结构层的带(104.1， 104. 2)包括预定的宽度，并且将连续的带或所述带的连续部分以彼此相距预定距离而设置。
8.根据权利要求7所述的系统，其特征在于确定所述宽度和所述距离，使得能够实现 钝化层(108)中的针孔的检测。
9.根据权利要求4-8中任一项所述的系统，其特征在于所述结构层(104)包括如下 之一实质上彼此平行取向的多个实质上笔直的带(104. 1,104. 2)、以及形成两个缠绕螺 旋的至少两个带(104. 1，104. 2)。
10.根据权利要求4-9中任一项所述的系统，其特征在于所述结构层(104)的导电材 料是铝、铜和金之一。
11.根据权利要求4-10中任一项所述的系统，包括沉积到所述钝化层(108)上的导电 材料。
12.根据权利要求11所述的系统，其特征在于，已经使用无电镀M/浸没金沉积将所述 导电材料沉积到所述钝化层(108)上。
13.根据权利要求4-12中任一项所述的系统，其特征在于将所述电路(120)集成到 所述半导体器件。
14.根据权利要求13所述的系统，其特征在于所述电路(120)包括用于依赖于测量 信号来确定关于所述钝化层(108)完整性的指示、并且用于依赖于所述指示来提供指示信 号的电路。
全文摘要
本发明涉及一种用于测试覆盖半导体器件的钝化层(108)的完整性的方法和系统。将导电材料的结构层(104)沉积到所述半导体器件的衬底(102)的至少一部分顶部表面上。所述结构层(104)包括多个带(104.1，104.2)，所述多个带与至少两个触点(106.1，106.2)相连，并且设置在至少一部分顶部表面上，使得连续带(104.1，104.2)或所述带(104.1，104.2)的连续部分与不同的触点(106.1，106.2)相连。将钝化层(108)沉积到所述衬底(102)的至少一部分顶部表面和所述结构层(104)上，使得将所述钝化层(108)的材料设置在导电材料的带(104.1，104.2)之间、并且设置在所述结构层(104)的顶部上。然后将导电材料沉积到所述钝化层(108)上，并且测量所述至少两个触点(106.1，106.2)之间的电阻。依赖于所述测量的电阻，确定与关于所述钝化层(108)的完整性有关的指示。
文档编号H01L21/66GK101896827SQ200880120912
公开日2010年11月24日 申请日期2008年12月17日 优先权日2007年12月17日
发明者多明克·乔恩, 帕特里斯·加芒, 雅克兰·塞巴斯蒂恩, 露西·A·鲁斯韦耶 申请人:Nxp股份有限公司