用于形成具有宽上部和窄下部的沟道的方法

专利名称：用于形成具有宽上部和窄下部的沟道的方法
用于形成具有宽上部和窄下部的沟道的方法相关申请的参考本发明要求享有于2007年12月19日提交的美国临时申请第61/014，871号的优 先权，其全部内容结合于此，作为参考。
背景技术：
本发明涉及半导体技术，具体而言，涉及形成具有宽上部和窄下部的沟道的方法。在半导体工业中，诸如功率沟道MOSFET和IGBT的功率沟道场效应晶体管(FET) 是众所周知的。功率沟道FET的其中一种为垂直传导的沟道FET，图1中示出其简化的截面 图。MOSFET 100具有每个都包括通过栅极电介质110与主体区114绝缘的栅电极112的 沟道111。源极区116包围每个沟道111。介电帽120将栅电极112与上面叠置的金属层 126绝缘。衬底102形成MOSFET 100的漏极。当MOSFET 100在导通状态下被偏置时，电流在源极区116与衬底102之间垂直 流动。导通状态下的MOSFET 100的载流能力为漏极源极电阻(RdsJ的函数。为了改善 MOSFET的载流能力，需要减小Rds。n。减小沟道FET的Rds。n的一种方式就是增大沟道密度 (即，增加单位面积的沟道数)。可以通过减小单元节距实现这点。但是，减小沟道FET的 单元节距受FET单元结构的细节及用于制备FET的特定工艺方法的限制。此外，由于像通 过设计光刻工具以待解决的最小临界尺寸，如设计标准和偏移容差所规定的不同单元区之 间最小所需空间的制造工艺技术的这种限定，使得减小单元节距变得越发困难。图1示出了确定沟道MOSFET 100的最小单元节距的不同尺寸。尺寸A为设计待解 决的光刻工具的最小沟道宽度，尺寸B为设计待解决的光刻工具的最小接触开口，尺寸C为 设计标准所规定的最小沟道接触间隔，而尺寸D为接触标准误差容差或接触偏移容差。因 此,用于MOSFET 100的最小单元节距等于A+B+2C+2D。在2005年7月12日授予Herrick 等的专利权USPN 6,916, 745中披露了用于减小单元节距的节省成本的技术，其全部内容 结合于此。在USPN 6，916，745中所披露的技术的一个方面是形成具有宽上部和窄下部的 沟道。根据本发明的实施方式，下文中所描述的是用于形成这种沟道的更节省成本的技术。

发明内容
根据本发明的实施方式，用于形成半导体结构的方法包括下面的步骤。在半导体 区之上形成硬掩模层。硬掩模层具有比其外部更薄的内部，并且该内部限定了半导体区暴 露的表面区。通过半导体区暴露的表面区来去除半导体区的一部分。硬掩模层的较薄的部 分被去除，从而暴露较薄部分下面的半导体区的表面区。通过半导体区所有暴露的表面区 来去除半导体区的另外的部分，从而形成具有比其下部更宽的上部的沟道。在一个实施方式中，形成硬掩模层的步骤包括在半导体区之上形成硬掩模层和光 刻胶层的堆栈，使得光刻胶层在其中具有开口，并且硬掩模层具有被光刻胶层覆盖的外部 和通过光刻胶层中的开口被暴露的内部。硬掩模层的暴露的内部比其被覆盖的外部更薄， 并且暴露的内部限定了半导体区暴露的表面区。
在另一个实施方式中，形成硬掩模层和光刻胶层的堆栈的步骤包括下面的步骤。 在半导体区之上形成硬掩模层。在硬掩模层之上形成图案化的光刻胶层，并且其具有开口， 通过开口暴露硬掩模层的表面区。通过硬掩模层暴露的表面区在硬掩模层中形成凹部。图 案化的光刻胶层被修整，以便加宽图案化的光刻胶层中的开口，从而暴露硬掩模层的另外 的部分。硬掩模层暴露的部分凹进以形成硬掩模层暴露的内部，其限定了开口，通过开口暴 露半导体区的表面区。根据本发明另一个实施方式，用于形成半导体结构的方法包括下面的步骤。在半 导体区之上形成硬掩模层。硬掩模层具有比其外部更薄的内部，并且内部限定了半导体区 暴露的表面区。单独的蚀刻工艺被用于去除以下(1)通过半导体区暴露的表面区去除半 导体区的一部分，(2)去除硬掩模层的更薄的部分，及(3)去除更薄部分下面的半导体区的 部分，从而形成具有比其下部更宽的上部的沟道。在一个实施方式中，单独的蚀刻工艺削薄了硬掩模层的外部，但没有完全将其去 除。在另一个实施方式中，使用选择性蚀刻工艺来执行单独的蚀刻工艺。在又另一个实施方式中，使用半导体区对于硬掩模层具有约为10以上的蚀刻选 择性的蚀刻工艺来执行单独的蚀刻工艺。在再另一个实施方式中，形成硬掩模层的步骤包括在半导体区之上形成硬掩模层 和光刻胶层的堆栈，使得光刻胶层中具有开口，并且硬掩模层具有被光刻胶层覆盖的外部 及通过光刻胶层中的开口所暴露的内部。暴露的内部比被覆盖的硬掩模层的外部更薄，并 且暴露的内部限定了暴露的半导体区的表面区。下面详细的描述及附图提供了对本发明本质及优势的更好的理解。


图1是传统的沟道MOSFET的简化截面图；图2A 图2H示出了根据本发明的示例性实施方式的用于形成具有宽上部和窄下 部的沟道的方法的示意性截面图；图3A 图3B示出了根据本发明的另一个实施方式的用于形成具有宽上部和窄下 部的沟道的可替换方法的简化截面图；图4A 图4H示出了在根据在图2A 图2H或图3A 图3B中所描述的方法形成 了沟道的情况下用于形成沟道MOSFET的示例性方法的简化截面图；以及图5是对应于图4H所示的示例性截面图，其示出了根据本发明实施方式所形成的 沟道轮廓的更精确的表述。
具体实施例方式根据本发明的实施方式，披露了用于形成具有宽上部和窄下部的沟道的方法，其 能够有利地与用于形成诸如沟道栅极MOSFET和沟道栅极IGBT的功率沟道栅极FET、其屏蔽 的栅极变体和/或超结变体(super junction variation)的方法集成。如下面进一步更全 面描述的，用于形成根据本发明的沟道的技术提供了精确的⑶及沟道深度控制和制造成 本的显著降低。
图2A 图2H示出了根据本发明的实施方式用于在半导体区中形成这种沟道的方 法的简化截面图。在图2A中，在半导体区250之上形成硬掩模层260。在硬掩模层260之 上形成图案化的光刻胶层270。例如，半导体区250可以为硅衬底，第III-V族化合物衬底， 硅/锗(SiGe)衬底，外延层衬底(印i-substrate)，绝缘衬底上外延硅(SOI)，诸如液晶显 示器(LCD)、等离子体显示器、电发光(EL)灯显示器、或发光二极管(LED)衬底的显示器衬 底。在某些实施方式中，半导体区250包括在硅衬底上所形成的外延层(没有示出)。外延 层可以为晶体硅层、掺杂硅层、或其它适用于在硅衬底上被形成的材料层。硬掩模层260可以为具有与半导体区250的材料不同的材料的层。在半导体区 250包含硅的一个实施方式中，硬掩模层260可以为对硅有高选择性的材料。在某些实施 方式中，硬掩模层260可以为介电层，例如，热生长氧化物层、氮化物层、氮氧化物层、其它 介电层、或其各种组合。例如，可以通过化学气相沉积(CVD)法、超高真空化学气相沉积 (UHVCVD)法、原子层化学气相沉积(ALCVD)法、金属有机化学气相沉积(MOCVD)法、或其它 CVD法来形成硬掩模层260。图案化的光刻胶层270可以包括类似于待形成沟道的开口 271 的多个开口。例如，可以通过传统的光刻工艺来形成图案化的光刻胶层270。在图2B中，使用图案化的光刻胶层270作为蚀刻掩模来执行蚀刻步骤280，从而 在硬掩模层260中形成凹部271a。仔细操纵蚀刻步骤280，从而在不暴露衬底250的情况 下获得所期望的凹部深度。在某些实施方式中，为了对蚀刻深度提供精确控制，使用众所周 知的干涉仪终点技术来进行终点检测。在其它实施方式中，利用细致时控蚀刻在硬掩模层 260中形成凹部271a。可以通过目标沟道深度和硅沟道蚀刻选择性来确定凹部271a的深 度。下面，进一步全面描述这点。在某些实施方式中，蚀刻步骤280可以包括干蚀刻步骤。在蚀刻步骤280包括干 蚀刻步骤并且硬掩模260包含氧化物的情况下，氧化物蚀刻化学包括依次包含至少一种含 氟气体的前驱体，例如，可以使用四氟化碳(CF4)、三氟甲烷(CHF3)、六氟乙烷(C2F6)、环丁烷 (C4F8)、二氟甲烷(CH2F2)、或其它含氟气体。在某些实施方式中，在蚀刻步骤280中至少使 用一种添加剂气体(additiveags)，例如，氩气、氮气、氧气、一氧化碳、或其它添加剂。在图2C中，执行另一个蚀刻步骤282来修整图案化的光刻胶层270，以便向后拉 (pull back)图案化的光刻胶层270的边缘部272，从而暴露硬掩模260a另外的表面区。 需要光刻胶的精确修整以便被修整的光刻胶中的开口在获取最终沟道的⑶及期望形状的 过程中发挥重要作用。在某些实施方式中，可以根据大量众所周知的光刻胶修整技术(例 如，在2002年9月，国际半导体，由ShyamRamalingam等所发表的标题为“Photoresist trimming =Etch Solutionsto CD Uniformity and Tuning (光刻胶修整对于 CD 均勻性和 调谐的蚀刻溶液)”的出版物中所披露的技术，其全部内容结合于此，作为参考)中的一种 或多种来执行蚀刻步骤282。蚀刻步骤282可以降低图案化的光刻胶层270的高度。蚀刻步骤282最小程度上 修整图案化的光刻胶层270，从而不影响凹进的硬掩模层260a。可以看出，无需使用光刻处 理来执行蚀刻步骤282。在某些实施方式中，蚀刻步骤282可以包括干蚀刻步骤和/或湿蚀 刻步骤。在蚀刻步骤282包括干蚀刻步骤的情况下，使用至少包括一种含氧气体(例如，适 用于修整光刻胶的氧气(O2)、臭氧(O3)、或其它含氧气体)的前驱体。在某些实施方式中， 蚀刻步骤240至少包括一种添加剂气体，例如，适用于修整光刻胶的氯气(Cl2)、氩气(Ar)、
7溴化氢(HBr)、或其它添加剂。在图2D中，使用修整的光刻胶层270b作为蚀刻掩模来执行进一步的蚀刻步骤 284，以去除凹进的硬掩模层260a的一部分。也仔细操纵这个蚀刻步骤，确保半导体区250 的表面区251被完全暴露，同时，形成了具有预定的台阶高度“H”的硬掩模层260b的台阶 部264。在一个实施方式中，为了对高度H提供精确控制同时确保在表面区251中不残留硬 掩模残余，使用众所周知的干涉仪终点技术进行终点检测。在其它实施方式中，可以使用细 致时控蚀刻来获得目标高度H。在某些实施方式中，蚀刻步骤284可以包括干蚀刻步骤。在蚀刻步骤284包括干 蚀刻步骤的情况下，可以使用包含至少一种含氟气体的前驱体，例如，四氟化碳(CF4)、三氟 甲烷(CHF3)、六氟乙烷(C2F6)、环丁烷(C4F8)、二氟甲烷(CH2F2)、或其它含氟气体。在某些实 施方式中，可以在蚀刻步骤284中使用至少一种添加剂气体，例如，氩气、氮气、氧气、一氧 化碳、或其它添加剂。在使用0. 35μπι沟道节距技术或1.4μπι单元节距(cell-pitch)技术用于形成 功率金属氧化物半导体场效应晶体管(MOSFET)的某些实施方式中，厚度“H”可以在约 1,000 A与1,400 A之间。本发明不限于这个数字范围。可以依赖于处理技术和目标沟道 尺寸选择H的其它值。而且，可以看出，无需使用光刻处理来执行蚀刻步骤284。在图2E中，去除步骤286基本上剥离了光刻胶层270b。例如，去除步骤286可以 包括干蚀刻步骤和/或湿蚀刻步骤。在去除步骤286包括干蚀刻步骤的情况下，可以使用 至少包括一种含氧气体(例如，适用于去除光刻胶的氧气(O2)、臭氧(O3)、或其它含氧气体) 的前驱体。在某些实施方式中，去除步骤286可以至少使用一种添加剂气体，例如，适用于 去除光刻胶的氯气(Cl2)、氩气(Ar)、溴化氢(HBr)、或其它添加剂。在一个实施方式中，在 图2D中的蚀刻步骤284之后，原位剥离光刻胶层270b。在图2F中，蚀刻步骤290使用硬掩模层260b作为蚀刻掩模使半导体区250凹进， 从而在半导体区250中形成凹部254。在半导体区250包含硅的一个实施方式中，使用传 统的硅蚀刻工艺来形成凹部254。蚀刻步骤290可以包括干蚀刻步骤和/或湿蚀刻步骤。 在某些实施方式中，蚀刻步骤290可以使用至少包括Cl2、Ar、氦气(He)、HBr, O2、三氟化氮 (NF3)、及六氟化硫(SF6)的其中一种的前驱体。在蚀刻步骤290期间，可以去除某些硬掩模层260b。但是，选择硬掩模260b的台 阶部264的高度H，使得在蚀刻处理290后，保留了台阶部264的充分量264a，从而确保在 蚀刻步骤290期间内，不去除在台阶部264下面延伸的半导体区250a的部分。在某些实施 方式中，蚀刻步骤290具有半导体区250对于硬掩模层260b约为10以上的蚀刻选择性，使 得蚀刻步骤290可期望地蚀刻半导体区250，而基本不会去除硬掩模层260b的部分。在某 些实施方式中，可以使用众所周知的干涉仪深度控制技术来精确控制凹部254的深度。可 以看出，无需使用光刻处理来执行蚀刻步骤290。在图2G中，蚀刻步骤292基本上去除硬掩模层260c的台阶部264a，从而暴露半导 体区250a的表面区261b。在某些实施方式中，蚀刻步骤292可以包括干蚀刻步骤和/或湿 蚀刻步骤。在蚀刻步骤292包括干蚀刻步骤的情况下，可以使用至少包括一种含氟气体(例 如，四氟化碳(CF4)、三氟甲烷(CHF3)、六氟乙烷(C2F6)、环丁烷(C4F8)、二氟甲烧(CH2F2)、或 其它含氟气体)的前驱体。在某些实施方式中，蚀刻步骤292可以使用至少一种添加剂气体(例如，适于加入蚀刻步骤292的氩气、氮气、氧气、一氧化碳、或其它添加剂)，从而去除 硬掩模层260c的台阶部264a。在某些实施方式中，设计蚀刻步骤292，以便与衬底250a相 比对于硬掩模层260b具有相对较高的蚀刻选择性，从而确保硬掩模层260b的台阶部264a 被完全去除，同时使对衬底250a的任何蚀刻最小化。在图2H中，蚀刻步骤294使用硬掩模层260d作为蚀刻掩模来去除衬底250a的部 分，从而在衬底250a中形成沟道254a。因此，沟道254a具有比下部253更宽的上部252。 蚀刻步骤294可以包括干蚀刻步骤和/或湿蚀刻步骤。在某些实施方式中，蚀刻步骤294可 以使用包括Cl2、Ar、氦气(He)、HBr、O2、三氟化氮(NF3)、及六氟化硫(SF6)中的至少一种的 前驱体。在某些实施方式中，众所周知的干涉仪深度控制技术可以用于精确控制沟道254a 的深度。在可替换的实施方式中，可以如图3A 图3B中所描述的通过单独的蚀刻步骤代 替图2F 图2H中所描述的三个蚀刻步骤。图3A中的截面图对应于图2F中的截面图，因 此，产生图3A所示结果的处理步骤与图2A 图2F中所描述的处理步骤对应。在图3B中， 执行蚀刻步骤355，以去除硬掩模层360b的台阶部364以及半导体区250的部分，结果形成 具有更浅且更宽的上部352和更深且更窄的下部353的最终沟道354。依赖于目标沟道深 度t2、沟道更浅部分的目标深度tl、及硬掩模层360b的台阶部364的高度H，蚀刻步骤355 可以根据下面的方程式(1)而设计为在硬掩模层360b与半导体区250之间具有适当的选 择性。T = t2-tl = SXH (1)在方程式(1)中，“T”表示沟道的全深度tl与沟道的上部352的深度之间的差值； “S”表示选择性；并且“H”表示图2E中的硬掩模层360b的台阶部364的高度。在一个示 例性实施方式中，在0. 35 μ m处理技术中，对于H 1 = 1,OOO A,为了获得t2 = 1. 5μ m和tl =0.5 μ m，选择性S可以被设定为7 10范围内的值。重新参照图2A 图2H，根据本发明的实施方式，在一个单个蚀刻室中原位执行在 第一硅蚀刻290之前的所有蚀刻步骤。即，在诸如等离子体蚀刻室的单个蚀刻室中可以全 部执行用于蚀刻硬掩模的蚀刻步骤(蚀刻步骤280和284)以及光刻胶蚀刻步骤(用于限 定图2A中的沟道开口 271的初始抗蚀剂蚀刻，图2C中的随后的抗蚀剂修整步骤282，及图 2E中的抗蚀剂去除步骤286)。通过在单个室中执行多个蚀刻步骤，基本上减小了晶片移动 及因此产生的循环时间。这样结合干涉仪终点测量技术和抗蚀剂修整技术提供了精确的CD 和沟道深度控制以及制造成本的显著降低。在可替换的实施方式中，可以在一个蚀刻室中 执行用于蚀刻硬掩模的各种蚀刻步骤，并且可以在一个不同的蚀刻室中执行用于蚀刻光刻 胶层的各种蚀刻步骤。上述用于形成具有更宽上部和更窄下部的沟道的技术可以有利地结合于用于形 成各种沟道半导体器件的工艺中。图4A 图4H是示出了在根据图2A 图2H或图3A 图3B中所描述的工艺形成沟道的情况下，用于形成沟道栅极MOSFET的示例性方法的简化 截面图。在图4A中，使用图2A 图2H中所描述的工艺或通过图3A 图3B所描述的其变 化在N型外延层204中形成具有更宽上部208b和更窄下部208a的沟道。外延层204在N 型衬底202之上延伸。在图4B中，使用传统方法沿着外延层204的表面形成绝缘层210。因此，利用绝缘层210涂覆沟道的侧壁。绝缘层210具有50 1,000人范围内的厚度。在一个实施方式 中，绝缘层210为具有约400人厚度的栅极氧化物。接下来，使用传统的多晶硅沉积技术， 具有1,000 15,000 A范围内厚度的多晶硅层212被沉积在绝缘层210上，从而填充沟 道。在一个实施方式中，多晶硅层212具有约5,500人的厚度，并且掺杂了杂质。在另一 个实施方式中，在形成多晶硅层212之前，沿着沟道的中间部208a的底部形成厚的绝缘层。 这样有利地减小了 MOSFET的栅极电容。在图4C中，多晶硅层212被回蚀(etched back)，从而在沟道的中间部208a中形 成栅极212a。多晶硅层212被回蚀，使其上表面被凹进至沟道的外部208b的下面。这样 确保了在沟道的外部208b中没有留下多晶硅，否则会使栅极与源极短路(short the gate tothe source)并且也会阻挡在处理中随后所执行的源极和主体的注入。但是，必须仔细控 制多晶硅层212被回蚀的程度，从而确保栅极的至少一部分与随后步骤中所形成的源极区 交迭(叠置)。传统的多晶硅蚀刻技术可以用于回蚀多晶硅层212。随后，通过注入诸如硼的P型杂质在邻近沟道间的外延层204中形成P型主体区 214。通过箭头218象征性地示出P型注入，其表示不需要掩模。主体区214向外延层204 内延伸以达到主要通过目标通道长度所表示的深度。接下来，通过注入诸如砷或磷的N型 杂质在主体区214中形成高度掺杂N型区216。N型区216沿着主体区214的顶表面延伸， 并且刚好在沟道的外部208b下面。通过箭头219象征性地示出N型注入，表示对于这个注 入也不需要掩模。传统的离子注入技术可以用于两个注入步骤。在图4D中，使用传统技术在整个结构上面形成诸如BPSG的电介质层220。电介质 层220具有2,000 15,000 A范围内的厚度。在一个实施方式中，电介质层220的厚度约 为8,000人。接下来，执行传统的电介质流动步骤(dielectric flow st印)，从而获得图 4E中所示的平坦表面。随后，蚀刻电介质层220a，直至如图4F所示到达硅。在电介质蚀刻 后，被完全容纳在沟道中的电介质区220b保留，同时，暴露N型区216的表面区。在图4G中，执行传统的硅蚀刻，从而形成接触开口 222。去除足够量的硅，使得主 体区214的顶层与N型区216的上部也一起被去除。这样确保了 ⑴主体区214a的顶表 面变得暴露，使得能够与主体区214a接触，(ii)对于N型区216而言，通过主体区214a所 分离的源极区216a保留，并且(iii)源极区216a的侧壁区变得暴露，使得能够与源极区 216a接触。在图4H中，金属层226被沉积，从而接触主体区214a和源极区216a。在金属226 被沉积前，可以使用传统的离子注入技术沿着主体区214a的顶表面而可选地形成一层重 度掺杂P型区224。重度掺杂区224有助于实现金属226与主体区214a之间的欧姆接触。 如所示出的，通过沿着每个沟槽的顶表面延伸的电介质层220b来使金属层226与栅极212a 绝缘。重新参照图4G，被执行用于形成接触开口 222的硅蚀刻暴露出沿着沟道的外部 208b的侧壁延伸的绝缘层210的部分。可以看出，绝缘层210的暴露部分与源极区216a的 暴露的侧壁区一起有利地限定了邻近沟道之间的接触开口 222。因此，不需要在形成源极区 216a或接触开口 222中所使用的遮掩步骤，可形成与沟道自对准的接触开口 222和源极区 216a。
因为源极区216a和接触开口 222与沟道自对准，所以消除了对于如传统技术中一 样的接触偏移(图1中的尺寸D)的考虑的需要。此外，可以使接触开口(图1中的尺寸B) 小于通常设计待解决的光刻工具。因此，不仅从图1中传统的沟道MOSFET的最小单元节距 A+B+2C+2D中消除了 2D项，而且B项也会变得更小。对于相同工艺技术而言，不用增加工艺 的复杂性就能获得小得多的单元节距。图中的截面图仅仅为图解说明，不用于限定单元阵列的布局或其它结构方位。此 外，这些图不能精确反映出当所有各种区出现在实际器件中时它们的实际形状。图5示出 了对应于图4H中的图示的示例性截面图，并且被提供示出了根据本发明一个实施方式的 沟道的轮廓的更精确的表示。由于某些区域的很小的尺寸及诸如温度循环的处理步骤的影 响，所以在处理期间很多角会变圆。结果，沟道出现如图5所示的Y形，而不是先前图中所 示的T形。但是，需要了解，本发明不限制于特定形状的沟道。工艺顺序不必限于上面所述的顺序。例如，可以在处理中先形成主体区214(图 4C)。例如，在图2A中，在形成掩模层260和光刻胶层271之前，P型杂质可以被注入半导 体区250中，或者P型外延层可以在半导体区250上生长。类似地，可以在处理顺序中先形 成N型区216(图4C)。例如，可以在形成沟道前执行N型杂质的表面层注入(或毯式注入， blanket implant)，从而在主体区中形成高度掺杂N型区。但是，高度掺杂N型区需要比图 4C所描述的更深入地延伸进入主体区，使得在形成沟道后，N型区的至少一部分在沟道的 外部下面延伸。而且，为了到达主体区的表面，图4G中需要更深的硅蚀刻。在进一步的变化中，外延层204可以具有梯度掺杂浓度而不是固定掺杂浓度，或 者可以由每个都具有不同掺杂浓度的多个外延层构成，或者可以依赖于设计目标全部被消 除。此外，沟道可以清晰地通过外延层204延伸并且终止于衬底202内部。因此，根据本发明的实施方式，披露了流线型工艺，其用于形成具有需要最少数目 的掩模的自对准特征的沟道FET，结果，导致单元节距减小、成本降低、制造周期时间更快、 并且诸如阈值电压Vt和Rdson的器件特性更均一。本发明不限于任意具体类型的晶体管，并且可以在多种器件中实施。例如，能够使 用在图2A 图2H、图3A 图3B、及图4A 图4H中所描述的工艺顺序的任意组合来形成 P通道沟道栅极MOSFET ( S卩，结构上类似于图4H的晶体管，只是所有硅区的导电类型被反 转)；N通道沟道栅极IGBT( S卩，结构上类似于图4H的晶体管，只是使用P型衬底代替N型 衬底)；P通道沟道栅极IGBT( S卩，结构上类似于图4H但具有相反导电性的硅区的晶体管， 只是保持衬底为N型)；N通道屏蔽的栅极沟道MOSFET (即，结构上类似于图4H的晶体管， 只是屏蔽电极被形成在栅电极212a下面并与其绝缘)；P通道屏蔽的栅极沟道MOSFET (即， 结构上类似于图4H的晶体管，只是屏蔽电极被形成在栅电极212a下面并与其绝缘，并且 所有硅区的导电类型被反转)；N通道屏蔽的栅极沟道IGBT( S卩，结构上类似于图4H的晶 体管，只是屏蔽电极被形成在栅电极212a下面并与其绝缘，并且使用P型衬底代替N型衬 底)；P通道屏蔽的栅极沟道IGBT( S卩，结构上类似于图4H的晶体管，只是屏蔽电极被形成 在栅电极212a下面并与其绝缘，并且硅区具有对于衬底而言相反的导电类型)；沟道栅极 同步FET(即，集成沟道栅极MOSFET和肖特基)；以及上述器件的超结变化(即，具有多列 交互导电类型硅的器件)。因此，上述为某些示例性实施方式，凡在本发明的精神和原则之内，所作的任何修
11改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
权利要求
一种用于形成半导体结构的方法，包括在半导体区之上形成硬掩模层，所述硬掩模层具有比其外部更薄的内部，所述内部限定了所述半导体区的暴露的表面区；通过所述半导体区的所述暴露的表面区来去除所述半导体区的一部分；去除所述硬掩模层的所述更薄的部分，从而暴露所述更薄部分下面的所述半导体区的表面区；以及通过所述半导体区的所有暴露的表面区去除所述半导体区的另外的部分，从而形成上部比其下部更宽的沟道。
2.根据权利要求1所述的方法，其中，所述形成硬掩模层的步骤包括在所述半导体区之上形成硬掩模层和光刻胶层的堆栈，使得所述光刻胶层具有在其中 的开口，并且所述硬掩模层具有通过所述光刻胶层所覆盖的外部和通过所述光刻胶层中的 所述开口所暴露的内部，所述暴露的内部比所述硬掩模层被覆盖的外部更薄，所述暴露的 内部限定了所述半导体区暴露的表面区。
3.根据权利要求2所述的方法，其中，形成堆栈的步骤进一步包括 在半导体区之上形成硬掩模层；在所述硬掩模层之上形成图案化的光刻胶层，所述图案化的光刻胶层具有开口，通过 所述开口暴露所述硬掩模层的表面区；通过所述硬掩模层的所述暴露的表面区在所述硬掩模层中形成凹部； 修整所述图案化的光刻胶层，以便加宽在所述图案化的刻胶层中的所述开口，从而暴 露所述硬掩模层的另外的部分；以及使所述硬掩模层暴露的部分凹进，从而形成所述硬掩模层暴露的内部，所述硬掩模层 暴露的内部限定了开口，通过所述开口暴露所述半导体区的表面区。
4.根据权利要求3所述的方法，其中，形成图案化的光刻胶层的所述步骤包括 在所述半导体区之上形成光刻胶层；以及在所述光刻胶层中形成开口，从而暴露所述硬掩模层的表面区。
5.根据权利要求4所述的方法进一步包括在去除所述半导体区的一部分的步骤之前， 整体去除所述图案化的光刻胶层。
6.根据权利要求5所述的方法，其中，在单个处理室中执行以下的全部步骤在所述光 刻胶层中形成开口，在所述硬掩模层中形成凹部，修整所述图案化的光刻胶层，使所述硬掩 模层的暴露的部分凹进，及整体去除所述图案化的光刻胶层。
7.根据权利要求3所述的方法，其中，使所述硬掩模层暴露的部分凹进从而形成所述 硬掩模层暴露的台阶部的步骤进一步包括通过干涉仪终点检测法确定所述暴露的台阶部 的高度。
8.根据权利要求1所述的方法，其中，所述半导体区具有第一导电类型，所述方法进一 步包括形成对所述沟道的侧壁加衬的栅极电介质； 在所述沟道的下部中形成栅电极； 在所述半导体区中形成具有第二导电类型的主体区；以及 在邻近所述沟道的所述主体区中形成具有第一导电类型的源极区。
9.根据权利要求1所述的方法，其中，所述半导体区具有第一导电类型，所述方法进一 步包括形成对所述沟道的下部的下侧壁和底部加衬的保护电介质；在所述沟道的所述下部形成屏蔽电极，所述屏蔽电极通过所述屏蔽电介质与所述硅区 绝缘；在所述屏蔽电极之上形成电极间电介质；在所述电极间电介质之上的沟道的下部中形成栅电极；在所述硅区中形成具有所述第二导电类型的阱区；以及在邻近每个沟道的所述阱区中形成具有所述第一导电类型的源极区。
10.一种用于形成半导体结构的方法，包括在半导体区之上形成硬掩模层，所述硬掩模层具有比其外部更薄的内部，所述内部限 定了所述半导体区的暴露的表面区；并且使用单一的蚀刻工艺，去除以下(1)通过所述半导体区的暴露的表面区去除所述半 导体区的一部分，(2)去除所述硬掩模层的更薄的部分，(3)去除在所述更薄部分下面的所 述半导体区的部分，从而形成具有比其下部更宽的上部的沟道。
11.根据权利要求10所述的方法，其中，所述去除步骤薄化但并未完全去除所述硬掩 模层的所述外部。
12.根据权利要求10所述的方法，其中，使用选择性蚀刻工艺执行所述去除步骤。
13.根据权利要求10所述的方法，其中，形成硬掩模层的步骤包括在半导体区之上形成硬掩模层和光刻胶层的堆栈，使得所述光刻胶层中具有开口，并 且所述硬掩模层具有通过所述光刻胶层所覆盖的外部及通过所述光刻胶层中的所述开口 所暴露的内部，所述暴露的内部比所述硬掩模层被覆盖的外部更薄，所述暴露的内部限定 了所述半导体区的暴露的表面区。
14.根据权利要求13所述的方法，其中，形成堆栈的步骤进一步包括 在半导体区之上形成硬掩模层；在所述硬掩模层之上形成图案化的光刻胶层，所述图案化的光刻胶层具有开口，通过 所述开口暴露所述硬掩模层的表面区；通过所述硬掩模层的所述暴露的表面区在所述硬掩模层中形成凹部； 修整所述图案化的光刻胶层，以便加宽在所述图案化的光刻胶层中的所述开口，从而 暴露所述硬掩模层的另外的部分；以及使所述硬掩模层暴露的部分凹进，从而形成所述硬掩模层暴露的内部，所述硬掩模层 暴露的内部限定了开口，通过所述开口暴露所述半导体区的表面区。
15.根据权利要求14所述的方法，其中，形成图案化的光刻胶层的步骤包括 在所述半导体区之上形成光刻胶层；以及在所述光刻胶层中形成开口，从而暴露所述硬掩模层的表面区。
16.根据权利要求15所述的方法进一步包括在去除所述半导体区的一部分的步骤之 前，整体去除所述图案化的光刻胶层。
17.根据权利要求16所述的方法，其中，在单个处理室中执行以下的全部步骤在所述 光刻胶层中形成开口，在所述硬掩模层中形成凹部，修整所述图案化的光刻胶层，使所述硬掩模层暴露的部分凹进，及整体去除所述图案化的光刻胶层。
18.根据权利要求14所述的方法，其中，在所述硬掩模层中形成凹部的步骤进一步包 括通过干涉仪终点检测法确定所述凹进的硬掩模层的深度。
19.根据权利要求10所述的方法，其中，所述半导体区具有第一导电类型，所述方法进 一步包括形成对所述沟道的侧壁加衬的栅极电介质； 在所述沟道的下部中形成栅电极；在所述半导体区中形成具有所述第二导电类型的主体区；以及 在邻近所述沟道的所述主体区中形成具有所述第一导电类型的源极区。
20.根据权利要求10所述的方法，其中，所述半导体区具有第一导电类型，所述方法进 一步包括形成对所述沟道的下部的下侧壁和底部加衬的屏蔽电介质；在所述沟道的下部形成屏蔽电极，所述屏蔽电极通过所述屏蔽电介质与所述硅区绝缘；在所述屏蔽电极之上形成电极间电介质；在所述电极间电介质之上的沟道的下部中形成栅电极；在所述硅区形成具有所述第二导电类型的阱区；以及在邻近每个沟道的所述阱区中形成具有所述第一导电类型的源极区。全文摘要
一种用于形成半导体结构的方法包括下面步骤在半导体区之上形成硬掩模层。所述硬掩模层具有比其外部更薄的内部，并且所述内部限定了所述半导体区的暴露的表面区。通过所述半导体区暴露的所述表面区来去除所述半导体区的一部分。去除所述硬掩模层的所述更薄的部分，从而暴露所述更薄部分下面的所述半导体区的表面区。通过所述半导体区的所有暴露的表面区去除所述半导体区的另外的部分，从而形成具有比其下部更宽的上部的沟道。
文档编号H01L21/762GK101903998SQ200880122194
公开日2010年12月1日 申请日期2008年12月10日 优先权日2007年12月19日
发明者何宜修, 侯赛因·帕拉维, 布赖恩特·哈沃德, 斯泰西·W·霍耳, 陈晖 申请人:飞兆半导体公司