专利名称：具有改进应力的中间电介质层的后端互联电路的制作方法
技术领域：
本发明通常涉及集成电路，特别地涉及后端互联结构，更特别地涉及互联 结构的可靠性和性能的改进。
背景技术：
随着半导体行业引入具有更高性能和更强功能的新一代集成电路(ic)， 组成集成电路的元件的密度增大了，而且元件的尺寸、大小和各个部件或元件 之间的距离缩小了。在过去，这种减小仅仅受用光刻法限定结构的能力所限， 然而具有更小尺寸的器件的几何形状成为了新的限制因素。例如，对于任何两 个相邻的导电通路，随着导体之间的距离缩短，因此得到的电容(由导电通路之间的距离所分开的绝缘材料的介电常量(k值)的函数)将会增大。这个增 大的电容导致导体之间的电容耦合增大，功耗增大并且阻容时间常数增大。因 此，半导体ic性能和功能的持续改进依靠组成电介质薄膜材料的不断发展， 该材料使电介质具有比通常使用的材料-二氧化硅更低的介电常数(k)以减 小电容。具有特低k( extra low-k， ELK )介电常数的新型材料和超低k( ultra low-k，材料有助于集成电路特征尺寸的进一步缩小。在传统的IC工艺中，二氧化硅 被用作电介质材料的基础成分，这使得电介质常数大约为3.9。更先进的电介 质材料具有低于大约2.5的介电常数，并且可以甚至低于大约2.0。介电常数最低的物质是空气(具有1.0的k值)。因为多孔电介质能够具 备非常低的电介质常数，因此它们是非常棒的候选者。然而，由于多孔薄膜的 本性机械性很脆弱，因此脆弱的薄膜在芯片制造过程中可能会因为无法经受采 用对芯片表面进行平面化处理的化学机械抛光(CMP)工艺而失效。此外， 这种脆弱的低k电介质材料还给封装工艺带来困难。例如，在引线键合工艺中，用于分离引线而施加的力也能够导致键合点下面的低k电介质材料剥落。随着具有越来越小的介电常数的电介质的使用，电介质剥落成为影响集成 电路制造生产的一个重要因素，需要新的方法来提高成品率而又不影响集成电 路的电性能。发明内容根据本发明的一个方面， 一种集成电路结构包括第一、第二和第三金属化 层。所述第一金属化层包括具有第一k值的第一电介质层和在所述第一电介质 层中的第一金属连线。所述第二金属化层在所述第一金属化层上面，包括具有大于所述第一k值的第二k值的第二电介质层；和在所述第二电介质层中的第 二金属连线。所述第三金属化层在第二金属化层上面，包括具有第三k值的第 三电介质层；和在所述第三电介质层中的第三金属连线。所述集成电路结构还 包括在所述第三金属化层之上的底层钝化层。根据本发明的另一实施例， 一种集成电路结构，包括半导体衬底；在所述 半导体衬底上面的钝化层；以及在所述半导体衬底和所述钝化层之间的互联结 构。所述互联结构包括多层金属化层，每个金属化层包括电介质层和在所述电 介质层中的金属连线。在所述多个金属化层中的各个电介质层包括具有第一k 值的第一组电介质层；和在所述第一组电介质层上面的、具有第二k值的第二 组电介质层；以及在所述第二组电介质层上面的、具有第三k值的第三组电介 质层。所述第二k值不同于第一k值和第三k值。根据本发明的再一实施例， 一种集成电路结构包括半导体衬底；以及在 所述半导体衬底上面的互联结构。所述互联结构包括至少约7层金属化层，所 述互联结构包括第一金属化层，在所述第一金属化层之上的第二金属化层和在 所述第二金属化层之上的第三金属化层。所述第一金属化层包括具有第一 k 值的第一电介质层；和在所述第一电介质层中的第一金属连线。所述第二金属 化层在所述互联结构的中间位置且包括具有第二 k值的第二电介质层，其中所 述第二电介质层具有大于第一电介质层的机械强度；和在所述第二电介质层中 的第二金属连线。所述第三金属化层包括具有第三k值的第三电介质层；和在 所述第三电介质层中的第三金属连线。本发明的有益效果在于能够提高半导体芯片的机械强度，由此改善其可靠性。
为了更完整地理解本发明及其优点，现在接合附图进行如下说明，其中 图1示出了具有多层金属化层的互联结构；图2示出了作为位置函数的节点释放能量，在所述位置上电介质层被另一具有更高k值的电介质层所替换。图3示出了在互联结构中不同层上的节点释放能量；以及图4示出了当使用具有不同k值的电介质材料替换互联结构的中间层时节点释放能量的减少。
具体实施方式
下面将说明本发明优选实施例的制造和使用。然而，应该知道，本发明提 供了许多可应用的具有创造性的概念，可以在非常广泛的具体环境中实施。在 此讨论的特定实施例仅仅是本发明制造和使用的一个具体说明，不是对本发明 范围对限制。本发明提供了一种具有改进的可靠性的新型互联结构及其形成方法。在本 发明的整个附图和说明性实施例中，相同的附图标记表示相同的元件。图1示出了本发明的实施例。半导体芯片10包括半导体衬底12，其上形 成有集成电路器件(未示出)，例如晶体管、电容、电阻等。半导体衬底12 可以由硅，锗硅或其它常用的半导体材料制成。在半导体衬底12上形成有层 间电介质(ILD) 14。在ILD14之下且在集成电路器件之上可以形成有接触刻 蚀停止层(未示出)。在ILD14中形成有接触15，用于连接集成电路器件和在 ILD14之上的互联结构。在ILD14上形成有互联结构16。优选地，互联结构16包含多层金属化层， 每个金属化层包含电介质层，和在电介质层中形成的金属连线和金属焊盘。从 底部到顶部，金属化层依次被称为金属化层1 (Ml)，金属化层2(M2)，...， 等等。顶部的金属化层(例如，图1中的金属化层M9)也可被称为金属化层Mtop。在半导体芯片10的表面上形成有键合焊垫，例如键合焊垫18,其与顶 层金属化层Mtop电连接。金属化层Ml至Mtop被用于互联集成电路，并用 于将集成电路与键合焊垫连接。在本发明的实施例中，互联结构16包括至少 3到9层，甚至更多的金属化层。在整个描述中，为了解释本发明所例举的互 联结构包括9层金属化层。金属化层Ml至Mtop通过通孔互联，这些在层当中的通孔称为VI, V2，... 等。金属化层M1可以使用单镶嵌工艺形成，而金属化层M2至M9可以使用 双镶嵌工艺形成，在其中的金属连线可以沿着下面的通孔形成。由于具有多层金属化层，因此在互联结构16的中间部分中就有中间金属 化层。在优选实施例中，如果金属化层Mtop是是奇数层，那么中间金属化层 是层号为(top/2 + 1 )的层，其中"top"表示顶层金属化层的编号。如果"top" 是偶数，那么中间金属化层优选是层号为(top/2+l)的层，或者可选地，是 层号为(top/2-1)的层。在金属化层的总数足够大的情况下，例如，大于大 约7时，中间金属化层(多个层)也可以是(或者包括)上面所述的中间金属 化层的上邻和/或下邻的金属化层。至少应有一个，优选为有更多的金属化层 在中间金属化层上面和下面。为了简化描述，在中间金属化层中的电介质层被 称为中间电介质层，在中间金属化层上面的电介质层被称为上部电介质层，以 及在中间金属化层下面的电介质层被称为下部电介质层。在金属化层中的电介 质层也可以使用相应的金属化层的标号来称呼，从而被称为电介质层l，电介 质层2...,等。在优选实施例中，中间电介质层使用机械强度高的电介质材料来形成。下 部电介质层中的至少一个包括比中间电介质层机械性更脆弱的电介质材料。由 于具有更低k值的电介质材料通常机械性更脆弱，因此中间电介质层优选地具 有比下部电介质层更高的k值。中间电介质层的k值优选地具有大于下部电介 质层大约10。/。的k值，更优选地，大于大约12%,比此更优地为大于大约40% 到60%之间。中间电介质层的机械属性和机械强度/硬度优选地大于下部电介 质层的物理强度大约4MPa,更优选地，大于大约70MPa，比此更优地为大于 大约70MPa到80MPa之间。在例举的实施例中，中间电介质层的机械强度大 约为70MPa至80MPa之间，而下部电介质层的机械强度大约为10MPa至14MPa之间。在可选实施例中，中间电介质层具有的k值等于或基本上接近 于下部电介质层的k值。然而，中间电介质层的机械强度大于下部电介质层的 机械强度。这可以使用不同的固化或加工方法来实现。在中间电介质层在金属化层M5中的情况下，电介质层2、 3和4优选地 具有比中间电介质层5低的k值。可选地，电介质层5，以及电介质层4和6 中的一个或全部也可被当作中间电介质层，这样就具有比电介质层2、 3和可 能的4 (如果电介质层4不是中间电介质层的一部分)更高的k值(和更大的 机械强度)。在一个实施例中，电介质层1可以具有比电介质层2、 3和4更高的k值。 在可选实施例中，电介质层1具有与电介质层2、 3和4基本接近(或相同)k 值。上部电介质层6、 7和8可以具有与中间电介质层5基本接近(或相同)， 或比之更低的k值。顶层电介质层，例如电介质层9，可以是钝化层，并且可 以由比下面的电介质层1至8具有更高k值和更高机械强度的电介质材料来形 成。在例举的实施例中，电介质层9使用非掺杂硅玻璃(USG)来形成。在可 选实施例中，电介质层9包括在二氧化硅层上的氮化硅层。在具有多于一个的 钝化层的情况下，电介质层9是所有钝化层中底层的钝化层。运用上面的章节中所给出的教导，可以做出各种实施例。在一个实施例中， 较低的电介质层，例如电介质层2、 3和4由超低k(XLK)电介质材料形成， 例如小于约2.0的k值的电介质材料。中间电介质层可以由特低k (ELK)电 介质材料形成，例如具有大约2.0至2.5之间的k值的电介质材料。中间电介 质层也可以由具有更大值的电介质材料形成，例如具有例举k值在大约2.5至 3.9之间的低k电介质材料，或者甚至是k值大于大约3.9的材料。中间电介 质层的例举材料是USG。虽然上部电介质层6、 7和8可以由XLK电介质材 料形成，但优选地由ELK电介质材料形成。电介质层1，也可能是电介质层2， 即可以由ELK电介质材冲+形成也可以由XLK电介质材津牛形成。在另一实施例中，较低的电介质层，例如电介质层2、 3和4，由ELK电 介质材料形成。因此，中间电介质层即可以由具有例举k值在大约2.5至3.9 之间的低k电介质材料形成，也可由k值大于大约3.9的材料形成。虽然较高 的电介质层6、 7和8即可以由XLK也可以由低k电介质材料，甚至大于约3.9的k值的电介质材料形成，但优选地由低k电介质材料形成。电介质层l， 可能的电介质层2,即可以由ELK电介质材料形成也可以由低k电介质材料 形成。如果在电介质层2中的金属连线的密度低，电介质层2也可能由比电介 质层3具有更高k值的电介质材料形成。如果较低的电介质层的机械强度(或k值)，例如电介质层2、 3和可能的 4属于低k范畴，那么中间电介质层的机械强度(或k值)则相应地需要增加。 应该注意上面讨论的实施例中，优选地k值取值的不同也可以使得对应电介质 材料的机械强度不同。因此，XLK材料对应于第一机械强度，ELK材料对应 于大于第 一机械强度的第二机械强度，而低k材料对应于大于第二机械强度的 第三机械强度，等等。在上面讨论的实施例中，优选地，在内部形成有通孔的电介质层(此后祐:称为通孔电介质层)的k值与在内部形成有金属连线的上邻的电介质层的k 值相同。更优选地，通孔电介质层的电介质材料与上邻的电介质层的材料相同。形成坚固的中间电介质层能够有利地提高整个半导体芯片10的机械强度 (参考图l)。特别地，当进行引线键合时，为了将引线从键合焊垫18上分离 下来，必须施加一个牵引力来使引线与键合焊垫18分离开。这个力同时也作 用于下面的金属化层Ml到Mtop。为了研究键合焊垫18处的节点释放能量 (NRE)而进行了模拟，节点释放能量等于施加于键合焊垫18的力乘以键合 焊垫18的位移。更大的节点释放能量代表键合焊垫18更大的位移，因此剥落 有更大的可能性。剥落也可能发生在任意两个电介质层之间，这将在下面的章 节中详细讨论。在每次模拟中，只对一层电介质层用USG层进行替换，而不 替换其它的电介质层。模拟的结果由图2示出，其中Y轴表示节点释放能量， X轴表示被USG层替换的电介质层。模拟结果揭示出被替换的位置显著地影 响了节点释放能量。如果没有进行替换，节点释放能量的值为3.21。而在任何 位置的替换都将减少节点释放能量。最优的替换位置是在中间电介质层附近， 特别是电介质层5，在此节点释放能量减小到大约3.04。更小的节点释放能量 表示更小的位移，因此剥落的可能性也更小。图2示出的模拟结果表示在中间 电介质层中使用更坚固的电介质材料能够达到减少剥落的最好的效果。在不同的电介质层处剥落的可能性也是不同的，因此加固剥落可能性最大 的层能够对改进整个半导体芯片10的可靠性起到最好的效果。如图3所示，为了研究每个金属化层Ml至M8上的节点释放能量而进行了模拟。可以预见 具有最大节点释放能量的层剥落的可能性也最大，因此优选使用更坚固的电介 质材料来形成。在图3中，Y轴表示节点释放能量，X轴表示电介质层。折线 30示出了在均匀的互联结构中各个电介质层的节点释放能量，其中电介质材 料全部由具有k值为2.0的相同的XLK电介质材料形成。折线30显示出最大 的节点释放能量出现在中间层附近，特别是金属化层M5和M6。折线32、 34、 36和38分别是用具有更高k的电介质材料替换金属化层(包括下面的通孔电 介质层)M2、 M3、 M4和M5而获得的结果。应该注意通过用更高k的电介 质材料替换任意一个电介质层，则各个电介质层的节点释放能量都减小了。在 所有的结果中，折线38 (为替换了电介质层5的结果)又具有最好的效果， 不但所有的节点释放能量都减小了 ，而且金属化层M5的节点释放能量减小更 多，甚至小到低于金属化层M6的节点释放能量。图4示出了表示使用何种材料作为替换层以得到金属化层Ml至M8整体 可靠性的进一步模拟的结果。折线40表示在均勻的互联结构中各个电介质层 的节点释放能量，其中电介质材料全部由具有k值为2.0的相同的ELK电介 质材料形成。折线40显示出最大的节点释放能量出现在中间层附近，特别是 金属化层M5和M6。折线42和44分别是用电介质材料LK5和USG替换电 介质层5 (包括下面的通孔电介质层V4)而获得的结果。USG具有比电介质 材料LK5更高的k值(和机械强度)，其比其余的电介质层2至4以及6至8 的k值还高。应该注意虽然折线44和折线42比折线40的节点释放能量都低， 但折线44的节点释放能量比折线42的还低，这表示如果替换材料具有更高的 k值和更大的机械强度，那么半导体芯片IO的可靠性将得到更大的改进。应该注意到采用具有更高k值的层替换电介质层将导致互联结构RC延迟 的增加。然而，由于金属化层5具有比金属化层2、 3和可能的4低得多的金 属连线密度和大得多的空间距离，因此RC延迟的增加可以被忽略。整体而言， 就可靠性和电性能综合考虑，半导体芯片IO得到了显著的改进。虽然已经详细地描述了本发明及其优点，应该知道在不背离由附随的权利要求书所限定的本发明的精神和范围的前提下可以对本发明做出各种改变、置 换和替代。而且本发明的范围不应被限制为在说明书中描述的工艺、机器、制 造和物质、装置、方法和步骤的组合的特定实施例。作为本领域的普通技术人 员能够清楚地从本发明的公开中知道，现已存在的和将来开发的能够与在此描 述的相应实施例执行基本相同功能或实现基本相同效果的工艺、机器、制造和 物质、装置、方法和步骤的组合都可以根据本发明而应用。因此，附随的权利 要求书的保护范围应该包括这些工艺、机器、制造和物质、装置、方法和步骤 的组合。
权利要求
1、一种集成电路结构，包括第一金属化层，包括具有第一k值的第一电介质层；和在所述第一电介质层中的第一金属连线；在所述第一金属化层之上的第二金属化层，所述第二金属化层包括具有第二k值的第二电介质层，所述第二k值大于所述第一k值；和在所述第二电介质层中的第二金属连线；在所述第二金属化层之上的第三金属化层，所述第三金属化层包括具有第三k值的第三电介质层；和在所述第三电介质层中的第三金属连线；以及在所述第三金属化层之上的底层钝化层。
2、 根据权利要求1所述的集成电路结构，还包括在第一金属化层下面的附加金属化层，其中所述附加金属化层包括具有附加k值的附加电介质层，所述附加k值大于所述第一k值；和 在所述附加电介质层中的附加金属连线。
3、 根据权利要求1所述的集成电路结构，其中所述第三k值基本上等于 或小于所述第二 k值。
4、 根据权利要求1所述的集成电路结构，其中，所述第二k值比所述第 一k值大约12%。
5、 根据权利要求1所述的集成电路结构，其中，所述第二金属化层是中 间金属化层，在所述中间金属化层下面的第一金属化层组具有小于所述第二k 值的k值，并且在所述中间金属化层和所述底层钝化层之间的第二金属化层组 具有不小于所述第二k值的k值。
6、 根据权利要求1所述的集成电路结构，其中，所述第二电介质层具有 比第一电介质层更高的机械强度。
7、 一种集成电路结构，包括 半导体衬底；在所述半导体衬底上面的钝化层；以及在所述半导体衬底和所述钝化层之间的互联结构，其中所述互联结构包括 多个金属化层，每个金属化层包括电介质层和在所述电介质层中的金属连线，并且其中在所述多个金属化层中的电介质层包括 具有第一k值的第一组电介质层；和在所述第一组电介质层上面的第二组电介质层，其中所述第二组电介 质层具有不同于所述第一k值的第二k值；以及在所述第二组电介质层上面的、具有第三k值的第三组电介质层。
8、 根据权利要求7所述的集成电路结构，其中，形成所述多个金属化层
9、 根据权利要求7所述的集成电路结构，其中，所述互联结构的中间电 介质层在所述第二组电介质层中，并且其中所述第二k值大于所述第一k值和 所述第三k值，所述第二组电介质层由特低k电介质材料形成，并且其中所述 第一组和第三组电介质层中至少一个由超低k电介质材料形成。
10、 根据权利要求7所述的集成电路结构，其中，所述互联结构的中间电 介质层在所述第三组电介质层中，并且其中所述第二k值小于所述第一k值和 所述第三k值。
11、 根据权利要求10所述的集成电路结构，其中，所述第一组电介质层 还包括底层金属化层和上邻所述底层金属化层的金属化层。
12、 一种集成电路结构，包括 半导体衬底；以及在所述半导体衬底上面的互联结构；其中所述互联结构包括至少大约7 层金属化层，包括第一金属化层，包括具有第一k值的第一电介质层；和 在所述第一电介质层中的第一金属连线； 在所述第 一金属化层之上的第二金属化层，其中所述第二金属化层在 所述互联结构的中间位置且包括具有第二k值的第二电介质层，其中所述第二电介质层具有大于所述第一电介质层的机械强度；和在第二电介质层中的第二金属连线；以及在所述第二金属化层之上的第三金属化层，所述第三金属化层包括 具有第三k值的第三电介质层；和 在第三电介质层中的第三金属连线。
13、 根据权利要求12所述的集成电路结构，其中，所述第二k值大于所 述第一k值。
14、 根据权利要求12所述的集成电路结构，其中，所述第二电介质层的 第二硬度比所述第一电介质层的第一硬度大约70MPa。
15、 根据权利要求12所述的集成电路结构，还包括在第一电介质层下 面的底层金属化层，其中在所述底层金属化层中的电介质层的机械强度基本上 接近于第二电介质层的物理强度。
全文摘要
一种集成电路结构包括第一、第二和第三金属化层。所述第一金属化层包括具有第一k值的第一电介质层和在所述第一电介质层中的第一金属连线。所述第二金属化层在所述第一金属化层上面，包括具有大于第一k值大的第二k值的第二电介质层；和在第二电介质层中的第二金属连线。所述第三金属化层在第二金属化层上面，包括具有第三k值的第三电介质层；和在第三电介质层中的第三金属连线。所述集成电路结构还包括在第三金属化层之上的底层钝化层。
文档编号H01L23/532GK101582409SQ200910127010
公开日2009年11月18日 申请日期2009年3月10日 优先权日2008年5月15日
发明者刘豫文, 蔡豪益, 郑心圃, 陈宪伟, 陈英儒 申请人:台湾积体电路制造股份有限公司