专利名称：一种浮体动态随机存储器的单元结构及其制作工艺的制作方法
技术领域：
本发明涉及一种存储器的单元结构及其制作工艺，尤其涉及一种利用浮体效应 (FBE，Float ing Body Effect)的动态随机存储器(DRAM)单元结构及其制作工艺，属于半 导体制造技术领域。
背景技术：
随着超大规模集成电路工艺的发展，先进的工艺使得人们能够把包括处理器、存 储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的片上系 统(SoC)。作为SoC重要组成部分，嵌入式存储器与其他逻辑电路共同集成在一个芯片内， 目前其在微处理器和系统芯片内所占芯片总面积的比例已超过了 50%，并且随着应用的 需要将继续增长。遵循摩尔定律CM0S技术特征尺寸将按比例继续縮小至40nm以下，传统 的嵌入式DRAM(eDRAM)在按比例縮小的过程中将面临越来越大的困难。传统嵌入式动态 存储器(eDRAM)的每个存储单元包含一个晶体管加一个电容器(1T1C， one-transistor, one-capacitor)，在制备电容时，或者需要引入高介电常数材料制备堆叠的电容，或者需要 制备高纵横比的沟槽电容，这都将使集成制造工艺变得更复杂。由于深沟槽电容结构使得 存储单元的高度比其宽度大很多(深宽比超过30 : l)，制造工艺困难，并且其制造工艺与 CMOS超大规模集成电路工艺非常不兼容，限制了它在片上系统中的应用。
近年来，一种利用浮体效应(FBE， Floating Body Effect)的动态随机存储器单 元结构成为了人们关注的热点。它去除了传统动态随机存储器中的电容器结构，利用了 绝缘体上硅(SOI)器件中氧化埋层(BOX)的隔离作用带来的浮体效应，将被隔离的浮体 (Floating Body)作为存储节点，实现写"1"和写"0"。如图l所示，载流子(空穴)在浮体 积聚，定义为第一种存储状态，即写"l";如图2所示，通过PN结正向偏置，载流子(空穴) 从浮体发射出去，定义为第二种存储状态，即写"0"。可以通过电流的大小感知这两种状态 造成阈值电压的差异，即实现读操作。这种浮体存储器单元(FBC， Floating Body Cell) 可构成密度最高的存储器，制造成本低廉，其比DRAM的制造工艺更为简单，并且比SRAM单 元面积小3-5倍，这些优点使其将成为传统动态随机存储器的新替代。目前报道的浮体 存储器的单元结构主要为基于SOI的单管浮体结构(1T/FB， One-Transistor, Floating Body) 。 S. 0khonin等人在2002年2月，发表于IEEE Electron Device Letters第23巻 第2期的文章《A C即acitor-less lT-DRAMCell》中，以及T. 0hsawa等人在2002年2月的 2002IEEE InternationalSolid-State Circuits Conference中发表的《Memory Design UsingOne-Transistor Gain Cellon SOI》对这种DRAM单元有详细的介绍。图3为这种单 管浮体结构(1T/FB)DRAM单元的剖面示意图。DRAM单元100包括硅衬底101，埋层氧化层 102，氧化区103-104，N++型源漏区105-106，N+型源漏区107-108，P型浮体区109，栅氧化 区110，栅电极111，侧壁区112-113。浮体109用来存储电荷，调制DRAM存储单元的阈值 电压Vp源区105—般接地。当对这种DRAM单元写"l"时，为漏区106施加高电压，栅极 111施加中等幅度的电压，使漏区106中存在较高的电场，沟道电子在漏端高场区获得足够
4能量，通过碰撞电离产生电子_空穴对，空穴向较低电势的浮体移动，由于源_体结存在一 势垒，空穴就会堆积在浮体，抬高浮体的电势，由于衬偏效应，当衬底电压升高(P型)时会 使得阈值电压降低，这样便相当于完成了写"1"的操作。当对这种DRAM单元写"0"时，为 漏区106施加负电压，栅极111施加中等幅度的电压，由于浮体存有空穴，使衬底电势为正， 造成了衬底-漏区PN结的正偏，在正偏电压作用下，存于浮体的空穴会脱离其中注入到漏 区106，使衬底电压恢复之前的水平，从而又提高了阈值电压，这样就相当于写"0"了。读 操作时为漏区106和栅极lll都施加中等幅度的电压，源区接地，当存储的数据为"l"时， 源漏区会流过相对大的电流，存储的数据为"O"时，源漏区会流过相对较小的电流。通过比 较流过源漏区的电流与参考电流即可确定该DRAM单元中存储的数据。阵列中未被选中的 DRAM存储单元的栅极接负电压以降低读写时的漏电流和误操作。 这种1T/FB单元结构减小了单元面积，其单元面积尺寸为4-7^(F是指特征尺 寸)，大大提高了存储器的集成度，但这种的单元结构会增加电路和逻辑设计的复杂性，其 漏电流特性也较难控制。 鉴于此，为了进一步减小存储器的单元面积，降低漏电流，本发明公开一种基于带 与带隧道穿透的高效低功耗高集成度的栅二极管浮体动态随机存储器单元结构，其制造工 艺简单，与常规的CMOS工艺兼容，并且与常规的逻辑电路设计及工艺也兼容。
发明内容
本发明要解决的技术问题在于提供一种浮体动态随机存储器的单元结构及其制 作工艺，利用隔离(如SOI或GOI上)的浮体栅二极管作存储节点，进一步减小存储器的单 元面积，提高集成密度。 为了解决上述技术问题，本发明采用如下技术方案 —种浮体动态随机存储器的单元结构，其特征在于包括埋层氧化层、位于埋层氧
化层上的第一 N型半导体区、位于第一 N型半导体区上的P型半导体区以及位于P型半导
体区上的栅极区，所述栅极区包括栅介质层及位于栅介质层上的栅电极； 在P型半导体区的一侧设有第二 N型半导体区，并且第二 N型半导体区与第一 N
型半导体区相连通； 在P型半导体区、第一 N型半导体区和第二 N型半导体区形成的有源区周围设有 电隔离区，将P型半导体区、第一 N型半导体区和第二 N型半导体区与其他单元隔离；
第一 N型半导体区及第二 N型半导体区与P型半导体区形成的耗尽区和电隔离区 包围形成浮体； 在所述第二 N型半导体区上设有位线电极。
进一步地，所述电隔离区为浅沟槽隔离区。
进一步地，所述栅极区的四周设有侧墙隔离结构。 进一步地，所述第一N型半导体区为N+型半导体区，P型半导体区为P+型半导体 区。 进一步地，所述第二 N型半导体区为N++型半导体区。
上述浮体动态随机存储器单元的存储操作方法 写向栅电极施加第一负电压，位线电极施加第一正电压，促使P型半导体区价带中的电子遂穿至N型半导体区的导带中，使额外剩下的空穴堆积在P型半导体区的浮体中， 浮体电势升高，从而使由P型半导体区和N型半导体区形成的二极管的正向开启电压降低， 这种空穴堆积在浮体中的状态为第一种存储状态； 向栅电极施加第二正电压，位线电极施加第二负电压，促使空穴从P型半导体区 中的浮体发射出去，电子由N型半导体区漂移至P型半导体区，从而在P型半导体区的浮体 中注入了额外的电子，浮体电势降低，从而使正向开启电压升高，这种空穴从浮体发射出去 或者电子注入到浮体的状态为第二种存储状态； 读向栅电极施加第三正电压，位线电极接地，读取流过P型半导体区和N型半导
体区的正向电流，选取参考电流，将该正向电流与参考电流比较，当该正向电流较大时，为
第一种存储状态，当该正向电流较小时，为第二种存储状态。 进一步地，第一种存储状态为"1 "，第二种存储状态为"0"。 进一步地，第一负电压为-0. 2V -0. 8V，第一正电压为0. 2V 0. 8V ;第二正电压
为0. 7V 1. 3V，第二负电压为-0. 7V -1. 3V ;第三正电压为0. 4V 1. 0V。 进一步地，参考电流为所述浮体动态随机存储器单元未经任何写操作的初始正向电流。 —种制备上述浮体动态随机存储器的单元结构的工艺方法，包括以下步骤
步骤一，以具有埋层氧化层的绝缘体上硅(SOI)或绝缘体上锗(GOI)材料作为衬 底，采用浅沟槽隔离(STI)工艺在埋层氧化层上制备浅沟槽隔离区； 步骤二，在浅沟槽隔离区所隔离出来的半导体材料区域内，采用掺杂工艺在埋层 氧化层上制备N+型半导体区，在N+型半导体区上制备P+型半导体区； 步骤三，在步骤二所得结构上制备一层栅介质材料，在所述栅介质材料上制备一 层栅电极材料； 步骤四，采用光刻、刻蚀工艺使所述栅介质材料和栅电极材料在P+型半导体区上 形成栅极区，并仅使P+型半导体区一侧的部分露出；
步骤五，在栅极区的四周制备侧墙隔离结构； 步骤六，对步骤五所得结构进行掺杂，使露出的P+型半导体区部分掺杂成N++型半 导体区； 步骤七，在N++型半导体区上制备电极作为位线电极。 进一步地，在步骤七制备位线电极之前还包括对步骤六所得结构进行快速热处理 的操作。 本发明公开的浮体动态随机存储器的单元结构是一种基于带与带间隧道穿透的 高效低功耗高集成度的栅二极管浮体(1D/FB，Diode Floating Body)动态随机存储器单元 结构，其有益效果在于 利用隔离的栅二极管浮体(1D/FB)作为存储节点，与单管浮体(1T/FB)单元相比， 结构更加简单，进一步减小了存储器的单元面积(其单元面积尺寸为3F"，提高了集成密 度。其制造成本低廉，制造工艺简单，与常规的CMOS工艺兼容，并且与常规的逻辑电路设计 及工艺也兼容。此外，该结构还具有高效、低功耗等优点，设置浅沟槽隔离区，进一步降低了 漏电流，提高了器件可靠性。
1为背景技术中浮体效应的动态随机存储器单元的写"l"状态示意2为背景技术中浮体效应的动态随机存储器单元的写"O"状态示意3为背景技术中单管浮体结构(1T/FB)DRAM的剖面示意4为本发明的浮体动态随机存储器的单元结构剖面示意5为由本发明的单元结构排列组成的浮体动态随机存储器示意6为实施例中写"l"操作示意7为实施例中写"1"操作时电子发生遂穿的示意8为实施例中写"l"操作时向栅电极和位电极施加电压及施加时间的关系图； 9为实施例中写"O"操作示意10为实施例中写"O"操作时载流子运动的示意11为实施例中写"O"操作时向栅电极和位电极施加电压及施加时间的关系12为实施例中读操作示意13为实施例中读操作时载流子运动的示意14为实施例中读操作时向栅电极施加电压及施加时间的关系15为实施例中存储器单元处于不同存储状态时栅极电压与正向电流的关系
图16a 16g为实施例中制备浮体动态随机存储器的单元结构的示意图, 图中标记说明
200半导体材料
202第二n型半导体区 300浅沟槽隔离区 402栅电极 402'栅电极材料 600位线电极
100埋层氧化层 201第一n型半导体区 203P型半导体区 401栅介质层
401， 下面结合附图进一步说明本发明的器件结构，为了示出的方便附图并未按照比例 绘制。 如图4所示，一种基于带与带间隧道穿透效应的高效低功耗高集成度的栅二极管 浮体动态随机存储器的单元结构，其包括埋层氧化层(B0X)100、位于埋层氧化层100上的 第一 n型半导体区201、位于第一 n型半导体区201上的P型半导体区203以及位于P型半 导体区203上的栅极区；在P型半导体区203的一侧设有第二 n型半导体区202，并且第二 n型半导体区202与第一 n型半导体区201相连通；在P型半导体区203、第一 n型半导体 区201和第二 n型半导体区202形成的有源区四周围设有浅沟槽隔离区300，将P型半导体 区203、第一 n型半导体区201和第二 n型半导体区202与其他单元隔离；第一 n型半导体 区201及第二 n型半导体区202与P型半导体区203形成的耗尽区和浅沟槽隔离区300包 围形成与四周电隔离的浮体。所述栅极区包括栅介质层401及位于栅介质层401上的栅电极402，所述栅极区的四周设有侧墙隔离结构500。 其中，所述第一N型半导体区201为N"型半导体区，P型半导体区203为P+型半 导体区。它们形成了掺杂浓度很高的二极管(P7N+)结构，有利于实现电子的遂穿。在第二 N型半导体区202上设有位线电极600，所述第二 N型半导体区202为N++型半导体区，这里 采用N++型半导体有利于欧姆电极更好的接触。 由多个上述存储器单元排列组成的浮体动态随机存储器如图5所示，存储器单元 的栅电极作为字线电极引出连接字线，二极管(P7N+)结构上设有的位线电极引出连接位 线，通过向字线、位线施加不同的电压来实现对存储器单元的存储操作。
上述浮体动态随机存储器单元的存储操作方法如下 写"1":请参看图6，向栅电极施加第一负电压，位线电极施加第一正电压，此时二 极管(P7N+)结构反偏，促使P型半导体区价带中的电子遂穿至N型半导体区的导带中，使 额外剩下的空穴堆积在P型半导体区的浮体中，浮体电势升高，从而使由P型半导体区和N 型半导体区形成的二极管的正向开启电压降低，这种空穴堆积在浮体中的状态定义为第一 种存储状态，即写"1 "。图7为电子e—为从P+型半导体价带遂穿至N+型半导体导带的示意 图。 其中，第一负电压可为-0. 2V -0. 8V，第一正电压可为0. 2V 0. 8V，本实施例中 选取第一负电压为-0. 5V，第一正电压为0. 5V，它们与施加电压的时间关系图如图8所示， 当施加的电压值固定时，施加电压的时间At越长，累积在浮体中的空穴就越多，对正向开 启电压的影响也就越大。因此，应根据所施加的电压值以及存储单元本身的容量等特性来 选择合适的时间八t。 写"0":请参看图9，向栅电极施加第二正电压，位线电极施加第二负电压，此时二 极管(P7N+)结构正向偏置，促使空穴由P型半导体区漂移至N型半导体区，即空穴从浮体 发射出去，电子由N型半导体区漂移至P型半导体区，从而在P型半导体区的浮体中注入了 额外的电子，浮体电势降低，从而使正向开启电压升高，这种空穴从浮体发射出去或者电子 注入到浮体的状态定义为第二种存储状态，即写"O"。图10为电子e—、空穴h+漂移运动的 示意图。 其中，第二正电压可为O. 7V 1. 3V，第二负电压可为-0. 7V _1. 3V，本实施例中 选取第二正电压为1.0V，第二负电压为-1.0V，它们与施加电压的时间关系图如图11所示， 当施加的电压值固定时，施加电压的时间△ t越长，注入在浮体中的电子就越多，对正向开 启电压的影响也就越大。因此，应根据所施加的电压值以及存储单元本身的容量等特性来 选择合适的时间At。本实施例中，写"0"与写"1"操作中施加电压的时间At相同。
读如图12所示，向栅电极施加第三正电压，位线电极接地，二极管(P+/N+)结构正 向偏置，读取流过P型半导体区和N型半导体区的正向电流，选取参考电流，将该正向电流 与参考电流比较，当该正向电流较大时，为第一种存储状态，存储的数据为"l"，当该正向电 流较小时，为第二种存储状态，存储的数据为"O"。参考电流为该浮体动态随机存储器单元 正常状态下，未经任何写操作的初始正向电流。图15为存储器单元处于不同存储状态时栅 极电压与正向电流的关系曲线图。图13为读操作时载流子运动的示意图。其中，第三正电 压可以为0. 4V 1. OV，本实施例选取0. 7V，其与施加电压的时间关系图如图14所示。
刷新操作根据存储单元原有的数据实施写"1"或"0"的操作，即可达到刷新存储单元原有数据的目的，由于本发明采用栅二极管浮体结构，其储存的电荷不易泄漏，故使用时可减少刷新频率，从而减小功耗。 制备上述浮体动态随机存储器的单元结构的工艺方法，请参看图16a 16g，其包括以下步骤 步骤一，以具有埋层氧化层100的绝缘体上硅(SOI)或绝缘体上锗(GOI)材料作为衬底(如图16a所示)，采用浅沟槽隔离(STI)工艺在埋层氧化层100上制备浅沟槽隔离区300，如图16b所示; 步骤二，在浅沟槽隔离区300所隔离出来的半导体材料200区域内，采用例如离子注入等掺杂工艺在埋层氧化层100上制备第一N型半导体区(N+型半导体区)201，在N+型半导体区上制备P型半导体区(P+型半导体区)203，如图16c所示； 步骤三，在步骤二所得结构上制备一层栅介质材料40r，在所述栅介质材料401'上制备一层栅电极材料402'，如图16d所示；所述栅介质材料401'可以为二氧化硅、氮氧硅化合物、或铪基的高介电常数材料等，所述栅电极材料402'可以为钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨或硅化镍中的一种或其组合。 步骤四，采用光刻、刻蚀工艺使所述栅介质材料401'和栅电极材料402'在P+型半导体区上形成栅极区(包括栅介质层401和栅电极402)，并仅使P+型半导体区一侧的部分露出，如图16e所示； 步骤五，在栅极区的四周制备侧墙隔离结构500，其材料可以是二氧化硅、氮化硅等. 步骤六，对步骤五所得结构进行掺杂，使露出的P+型半导体区部分掺杂成N++型半导体区(第二N型半导体区202)，如图16f所示； 步骤七，对整个结构进行快速热处理，然后在N++型半导体区上制备电极作为位线
电极600，如图16g所示。电极选用钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨或
硅化镍中的一种或其组合，优选为硅化物电极，如硅化钛、硅化钨或硅化镍等。 本发明浮体动态随机存储器单元的制造成本低廉，制造工艺简单，与常规的CMOS
工艺兼容，并且与常规的逻辑电路设计及工艺也相兼容。 本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。
权利要求
一种浮体动态随机存储器的单元结构，其特征在于包括埋层氧化层、位于埋层氧化层上的第一N型半导体区、位于第一N型半导体区上的P型半导体区以及位于P型半导体区上的栅极区，所述栅极区包括栅介质层及位于栅介质层上的栅电极；在P型半导体区的一侧设有第二N型半导体区，并且第二N型半导体区与第一N型半导体区相连通；在P型半导体区、第一N型半导体区和第二N型半导体区形成的有源区周围设有电隔离区，将P型半导体区、第一N型半导体区和第二N型半导体区与其他单元隔离；第一N型半导体区及第二N型半导体区与P型半导体区形成的耗尽区和电隔离区包围形成浮体；在所述第二N型半导体区上设有位线电极。
2. 根据权利要求1所述浮体动态随机存储器的单元结构 为浅沟槽隔离区。
3. 根据权利要求1所述浮体动态随机存储器的单元结构 四周设有侧墙隔离结构。
4. 根据权利要求1所述浮体动态随机存储器的单元结构 半导体区为^型半导体区，P型半导体区为P+型半导体区。
5. 根据权利要求1所述浮体动态随机存储器的单元结构 半导体区为N^型半导体区。
6. —种如权利要求1所述浮体动态随机存储器单元的存储操作方法，其特征在于写向栅电极施加第一负电压，位线电极施加第一正电压，促使P型半导体区价带中的 电子遂穿至N型半导体区的导带中，使额外剩下的空穴堆积在P型半导体区的浮体中，浮体 电势升高，从而使由P型半导体区和N型半导体区形成的二极管的正向开启电压降低，这种 空穴堆积在浮体中的状态为第一种存储状态；向栅电极施加第二正电压，位线电极施加第二负电压，促使空穴从P型半导体区中的 浮体发射出去，电子由N型半导体区漂移至P型半导体区，从而在P型半导体区的浮体中注 入了额外的电子，浮体电势降低，从而使正向开启电压升高，这种空穴从浮体发射出去或者 电子注入到浮体的状态为第二种存储状态；读向栅电极施加第三正电压，位线电极接地，读取流过P型半导体区和N型半导体区 的正向电流，选取参考电流，将该正向电流与参考电流比较，当该正向电流较大时，为第一 种存储状态，当该正向电流较小时，为第二种存储状态。
7. 根据权利要求6所述浮体动态随机存储器单元的存储操作方法，其特征在于第一 种存储状态为"1 "，第二种存储状态为"0"。
8. 根据权利要求6所述浮体动态随机存储器单元的存储操作方法，其特征在于第一 负电压为-0. 2V -0. 8V，第一正电压为0. 2V 0. 8V ;第二正电压为0. 7V 1. 3V，第二负 电压为-0. 7V -1. 3V ;第三正电压为0. 4V 1. 0V。
9. 根据权利要求6所述浮体动态随机存储器单元的存储操作方法，其特征在于所述 参考电流为所述浮体动态随机存储器单元未经任何写操作的初始正向电流。
10. —种制备浮体动态随机存储器的单元结构的工艺方法，其特征在于，包括以下步骤`2，其特征在于所述电隔离区 ，其特征在于所述栅极区的 ，其特征在于所述第一N型 ，其特征在于所述第二N型步骤一，以具有埋层氧化层的绝缘体上硅或绝缘体上锗材料作为衬底，采用浅沟槽隔 离工艺在埋层氧化层上制备浅沟槽隔离区；步骤二，在浅沟槽隔离区所隔离出来的半导体材料区域内，采用掺杂工艺在埋层氧化 层上制备W型半导体区，在N+型半导体区上制备P+型半导体区；步骤三，在步骤二所得结构上制备一层栅介质材料，在所述栅介质材料上制备一层栅 电极材料；步骤四，采用光刻、刻蚀工艺使所述栅介质材料和栅电极材料在P+型半导体区上形成 栅极区，并仅使P+型半导体区一侧的部分露出； 步骤五，在栅极区的四周制备侧墙隔离结构；步骤六，对步骤五所得结构进行掺杂，使露出的P+型半导体区部分掺杂成N++型半导体区；步骤七，在^+型半导体区上制备电极作为位线电极。
11.根据权利要求io所述制备浮体动态随机存储器的单元结构的工艺方法，其特征在于在步骤七制备位线电极之前还包括对步骤六所得结构进行快速热处理的操作。
全文摘要
本发明公开了一种浮体动态随机存储器的单元结构及其制作工艺。其结构包括位于埋层氧化层上的N型半导体区、位于N型半导体区上的P型半导体区以及位于P型半导体区上的栅极区，P型半导体区、N型半导体区四周设有电隔离区。利用隔离的浮体栅二极管作存储节点，通过带与带间的隧道穿透，空穴在浮体积聚定义为第一种存储状态；通过PN结正向偏置，空穴从浮体发射出去或者电子注入到浮体，定义为第二种存储状态；这两种状态造成浮体栅二极管(P+/N+)正向开启电压的差异，通过电流的大小可以感知。本发明是一种高效低功耗高密度栅二极管(P+/N+)浮体存储器单元，具备制作工艺简单、集成密度高、成本低廉及可靠性高等优点。
文档编号H01L27/108GK101771051SQ20091020096
公开日2010年7月7日 申请日期2009年12月25日 优先权日2009年12月25日
发明者王曦, 肖德元, 陈静 申请人:中国科学院上海微系统与信息技术研究所