半导体器件的制造方法

文档序号:7205316
专利名称:半导体器件的制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路,尤其是使用MOS晶体管的集成电路,已迈入高集成化。随着高集 成化,使用于其中的MOS晶体管已微细化达纳米领域。但随MOS晶体管的微细化的进展,产 生了难以抑制漏电流(leak current),且为了确保必须的电流量的需求而使得电路的占有 面积无法缩小的问题。为了解决如上所述的问题,使源极、栅极、漏极配置于垂直于衬底的 方向,且使栅极环绕柱状半导体层的构造的Surrounding Gate Transistor(环绕栅极晶体 管,SGT)已有提出(例如,专利文献1、专利文献2、专利文献3)。由于SGT是以环绕柱状半导体的侧面的方式设置沟道区域,故可于较小的占有面 积内实现较大的栅极宽度。即,要求于较小的占有面积流动较大的导通电流。而为了流动较 大的导通电流,若源极、漏极、栅极的电阻高,则于源极、漏极、栅极会变得难以施加所期望 的电压。因此,变得需要包括用以使源极、漏极、栅极低电阻化的设计的SGT制造方法。此 外,由于流动有较大的导通电流,故接触部也需要低电阻化。于以往的MOS晶体管中,栅极是通过将栅极材沉积,以光刻法将栅极图案转印于 衬底上的光刻胶且将栅极材蚀刻而形成。即,于以往的MOS晶体管中,栅极长度是通过栅极 图案来设计。SGT由于柱状半导体的侧面为沟道区域,故对于衬底垂直地流过电流。S卩,于SGT 中,栅极长度并不由栅极图案来设计,而是依制造方法来设计,因此会因制造方法而决定栅 极长度和栅极长度的不均。于SGT中,为了抑制随着微细化而产生的漏电流的增大,而要求将柱状半导体的 直径缩小。此外,可通过进行源极、漏极的最适化而抑制短沟道效应且抑制漏电流的制造方 法及有其需要。SGT是与以往的MOS晶体管相同地有降低制造成本的需要。因此,要求减少制造步 骤数。通过栅极电极采用金属而不采用多晶硅,故可抑制空乏化,且使栅极电极低电阻 化。但是,已形成金属栅极的后续步骤却成为需要将因金属栅极而造成的金属污染不断纳 入考虑的制造步骤。(专利文献1)日本国特开平2-71556号公报(专利文献2)日本国特开平2-188966号公报(专利文献3)日本国特开平3-145761号公报。

发明内容
(发明所欲解决的问题)因此,本发明的目的即为提供一种SGT的制造方法,其包括于栅极电极使用金属,并已考虑金属污染的制造步骤;且可得到具有使源极、漏极、栅极低电阻化的所需构造、所 期望的栅极长度、源极、漏极形状与柱状半导体的直径的SGT制造方法。(解决问题的手段)本发明的一实施方式,是一种半导体器件的制造方法,具有在形成于衬底上的氧化膜上,形成有平面状半导体层,且于平面状半导体层上形 成柱状第1导电型半导体层的步骤;于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步 骤;于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅 的积层构造所构成的栅极电极的步骤;于栅极的上部且柱状第1导电型半导体层的上部侧壁,将绝缘膜形成侧墙状的步 骤;于栅极的侧壁将绝缘膜形成侧墙状的步骤;于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤;在柱状第1导电型半导体层下部的平面状半导体层所形成的第2导电型半导体层 形成金属与半导体的化合物的步骤;在柱状第1导电型半导体层上部形成的第2导电型半导体层形成金属与半导体的 化合物的步骤;于栅极形成金属与半导体的化合物的步骤;在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层上 形成接触部的步骤;及在柱状第1导电型半导体层的上部形成的第2导电型半导体层上形成接触部的步
马聚ο此外,于本发明的优选实施方式中,从柱状第1导电型半导体层的中心至平面状 半导体层的边缘的长度,比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝 缘膜的厚度、栅极电极的厚度、与在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。此外,于本发明的优选实施方式中,由金属和非晶硅或多晶硅的积层构造构成的 栅极电极的厚度、与栅极绝缘膜的厚度的和,比在栅极的上部且为柱状第1导电型半导体 层的上部侧壁形成为侧墙状的绝缘膜的厚度更大。此外,于本发明的优选实施方式中,栅极绝缘膜及栅极电极的金属的膜厚,比在栅 极的上部且为柱状第1导电型半导体层的上部侧壁形成为侧墙状的绝缘膜的厚度更小。此外,于本发明的优选实施方式中,平面状半导体层为平面状硅层,第1导电型半 导体层为第ι导电型硅层,第2导电型半导体层为第2导电型硅层。此外,于本发明的优选实施方式中,平面状半导体层为平面状硅层,第1导电型半 导体层为P型硅层或无掺杂的硅层,第2导电型半导体层为η型硅层。此外,于本发明的优选实施方式中,平面状半导体层为平面状硅层,第1导电型半 导体层为η型硅层或无掺杂的硅层,第2导电型半导体层为ρ型硅层。此外,本发明的优选实施方式包括于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形成,在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;通过垫氧化膜,于形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用 的杂质注入,为了杂质的活化及扩散而进行退火,将形成有柱状第1导电型硅层和平面状 硅层的硅层的杂质分布均一化的步骤;及将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤。此外,本发明的优选实施方式包括于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形 成,在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤;于氮化硅膜上形成氧化硅膜的步骤;涂布光刻胶,利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图 案,且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤;将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤;通过化学机械研磨而将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤;通过以蚀刻将氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅掩模的步 骤;将非晶硅或多晶硅掩模牺牲氧化,而将非晶硅或多晶硅掩模的尺寸予以缩小的步 骤·’及将非晶硅或多晶硅掩模表面的氧化硅膜藉蚀刻予以去除的步骤。此外,本发明的优选实施方式包括于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形 成,在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤;于氮化硅膜上形成氧化硅膜的步骤;涂布光刻胶,利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图 案,且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤;及沉积氧化膜,且进行回蚀,借此使贯通所述氧化硅膜的通孔的径缩小的步骤。此外,本发明的优选实施方式包括将为第2硬掩模的非晶硅或多晶硅掩模作为掩模,而以干蚀刻将氮化硅膜及垫氧 化膜蚀刻,而形成为第1硬掩模的氮化硅膜掩模的步骤;及将第1硬掩模及第2硬掩模作为掩模,而将柱状第1导电型硅层通过干蚀刻予以 形成的步骤;而且作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻,于干蚀刻器件中可检测 的等离子体发射强度会变化,通过检测该等离子体发射强度的变化,以进行干蚀刻的终点 检测,而控制柱状第1导电型硅层的高度。此外,本发明的一优选实施方式中;作为第2硬掩模的非晶硅或多晶硅掩模的厚度,比柱状第1导电型硅层的高度更小。此外,本发明的优选实施方式包括为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入 了碳等的硅表面、以及从后续步骤的干蚀刻时所产生的副生成物等的污染中保护柱状第1 导电型硅层,而将形成的柱状第1导电型硅层予以牺牲氧化的步骤;涂布光刻胶,利用光刻法而通过光刻胶将形成在柱状第1导电型硅层下部的平面 状硅层的第2导电型硅层的图案予以形成的步骤;及干蚀刻平面状硅层,形成柱状第1导电型硅层下部的平面状硅层,且将光刻胶去 除的步骤。此外,本发明的一优选实施方式中,将于第1导电型硅层牺牲氧化时所形成的牺 牲氧化膜作为穿透氧化膜而通过杂质注入等方式而于平面状硅层表面导入第2导电型的 杂质,而将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。此外,在本发明的优选实施方式中,柱状第1导电型硅层的柱径比作为第1硬掩模 的氮化硅膜掩模的柱径更小。此外,在本发明的优选实施方式中,在形成于柱状第1导电型硅层下部的平面状 硅层的第2导电型硅层形成中所使用的杂质注入的注入角为0度至6度。此外,在本发明的优选实施方式中,不在柱状第1导电型半导体层的上部注入杂 质,而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。此外,在本发明的优选的实施方式中,包括进行硅表面的氧化、进行氮化硅膜掩 模的蚀刻、且使氮化硅膜掩模的柱径比柱状第1导电型硅层的柱径更小的步骤;而且,使用于之后进行的干蚀刻而将高介电常数的栅极绝缘膜去除。此外,在本发明的优选实施方式中,包括以蚀刻将牺牲氧化膜去除,形成二氧化铪(Hf02)等高介电常数的栅极绝缘膜,且 作为栅极电极而将金属与非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜的 步骤;及以化学机械研磨来研磨金属与非晶硅或多晶硅,而将栅极电极的上表面平坦化的 步骤;而且,于化学机械研磨中,通过将为第1硬掩模的氮化硅膜作为化学机械研磨的 阻挡层而使用,即可重现性佳地抑制化学机械研磨的研磨量。此外,在本发明的优选的实施方式中,包括通过将为栅极电极的金属与非晶硅或多晶硅进行回蚀,而形成具有所期望的栅极 长度的栅极电极的步骤;及在为栅极电极的金属与非晶硅或多晶硅及柱状第1导电型硅层的表面成膜氧化 硅膜的步骤;而且,通过该氧化硅膜而使金属被覆盖,即可于后续步骤中进行处理而不需考虑 金属污染,且由于可在湿处理或干处理中保护栅极上表面,即可抑制栅极长度的变动和从 栅极上表面而来的对栅极绝缘膜的损伤。此外,在本发明的优选的实施方式中,包括将从所期望的栅极电极的膜厚与栅极绝缘膜的膜厚的和减去氧化硅膜的膜厚所得的膜厚的氮化硅膜予以成膜的步骤;及通过将氮化硅膜与氧化硅膜回蚀而形成氧化硅膜侧墙与氮化硅膜侧墙的步骤;由于氮化硅膜侧墙的膜厚与氧化硅膜侧墙的膜厚的和,会成为金属与非晶硅或多 晶硅所构成的栅极电极的膜厚与栅极绝缘膜的膜厚的和,故通过调整氮化硅膜的成膜膜厚 及回蚀条件,即可形成所期望的膜厚的栅极电极;该半导体器件的制造方法还包括涂布反射防止膜层(BARC层)及光刻胶,利用光刻法而通过光刻胶形成栅极配线 图案,以光刻胶作为掩模,将反射防止膜层(BARC层)、氧化硅膜、及作为栅极电极的非晶硅 或多晶硅蚀刻,而形成栅极电极及栅极配线的步骤;将柱状第1导电型硅层上部的氮化硅膜及氧化硅膜侧墙与氮化硅膜侧墙通过干 蚀刻或湿蚀刻予以去除的步骤;将氧化硅膜与氮化硅膜成膜,回蚀氮化硅膜,蚀刻氧化硅膜,将形成于柱状第1导 电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出,将氧化 硅膜侧墙与氮化硅膜侧墙形成于栅极电极的上部和柱状第1导电型硅层的上部侧壁,且于 栅极电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙即形成绝缘膜侧墙的步骤;通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质,而于柱状 第1导电型硅层的上部形成第2导电型硅层的步骤;及通过溅镀镍(Ni)或钴(Co)等金属膜、且施加热处理,而将形成于柱状第1导电型 硅层下部的平面状硅层的第2导电型硅层和形成于柱状第1导电型硅层上部的第2导电型 硅层的表面进行金属与半导体的化合物化,且去除未反应的金属膜,借此于形成在柱状第1 导电型硅层下部的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的 第2导电型硅层上,形成金属与半导体的化合物的步骤;而,而通过氧化硅膜侧墙与氮化硅膜侧墙,使栅极电极和形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、和形成在柱状 第1导电型硅层的上部的第2导电型硅层分离;故可防止因金属与半导体的化合物所导致的栅极电极、与形成在柱状第1导电型硅 层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电型 硅层之间的短路;而且,通过将柱状第1导电型硅层上部的侧壁以氮化硅膜覆盖,而控制从柱状第1 导电型硅层的侧壁而来的金属与半导体的化合物化。此外,在本发明的优选实施方式中,包括将氮化硅膜等予以成膜作为接触阻挡层的步骤;成膜氧化硅膜作为层间膜后,以化学机械研磨将其平坦化的步骤;于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极 上、形成在柱状第1导电型硅层的上部的第2导电型硅层上,通过蚀刻而形成接触孔的步 骤;于接触孔将钽(Ta)或氮化钽(TaN)或钛(Ti)或氮化钛(TiN)等阻障金属予以成 膜后,将钨(W)、或铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜,且通过化学机械研磨 而形成接触插塞的步骤;
将碳化硅(SiC)等第1层配线的蚀刻阻挡层予以成膜,且接着将作为第1配线层 的层间膜的低介电常数膜成膜的步骤;及图案化第1层配线,且形成第1配线层的沟图案,将钽(Ta)或氮化钽(TaN)、或钛 (Ti)或氮化钛(TiN)等阻障金属予以成膜后,将钨(W)、或铜(Cu)及含铜合金等金属通过 溅镀或镀覆而成膜,且通过化学机械研磨而形成第1层配线的步骤。此外,在本发明的优选实施方式中,在柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤后,进行柱状 硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面 状硅层上的接触孔的接触阻挡层予以蚀刻。此外,在本发明的优选实施方式中,在柱状硅层下部的平面状硅层上的接触孔的 层间膜蚀刻步骤后,进行柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步 骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面 状硅层上的接触孔的接触阻挡层予以蚀刻。此外,在本发明的优选实施方式中,在柱状硅层上部的接触孔的层间膜蚀刻步骤 后,进行栅极配线上的接触孔、与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步 骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面 状硅层上的接触孔的接触阻挡层予以蚀刻。此外,在本发明的优选的实施方式中,在栅极配线上的接触孔与柱状硅层下部的 平面状硅层上的接触孔的层间膜蚀刻步骤后,进行柱状硅层上部的接触孔的层间膜蚀刻步 骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅 层上的接触孔的接触阻挡层予以蚀刻。(发明效果)本发明是一种半导体器件的制造方法,具有在形成于衬底上的氧化膜上,形成有平面状半导体层,且于平面状半导体层上形 成柱状第1导电型半导体层的步骤;于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步 骤;于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅 的积层构造所构成的栅极电极的步骤;于栅极的上部且柱状第1导电型半导体层的上部侧壁,将绝缘膜形成侧墙状的步 骤;于栅极的侧壁将绝缘膜形成侧墙状的步骤;于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤;在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层形 成金属与半导体的化合物的步骤;在柱状第1导电型半导体层上部形成的第2导电型半导体层形成金属与半导体的化合物的步骤;于栅极形成金属与半导体的化合物的步骤;在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层上 形成接触部的步骤;及在柱状第1导电型半导体层的上部形成的第2导电型半导体层上形成接触部的步
马聚ο借此,可以提供一种SGT的制造方法,包括于栅极电极使用金属且经考虑金属污染的制造步骤;且可获得源极、漏极、栅极的低电阻化所需的构造和所期望的栅极长度、源极、漏 极形状、以及柱状半导体的直径。此外,于本发明中,从柱状第1导电型半导体层的中心至平面状半导体层的边缘 的长度,比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝缘膜的厚度、栅极 电极的厚度、与在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。借此,可于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型 半导体层,形成金属与半导体的化合物,而能将形成在柱状第1导电型半导体层下部的平 面状半导体层的第2导电型半导体层予以低电阻化。此外,于本发明中,由金属和非晶硅或多晶硅的积层构造构成的栅极电极的厚度、 与栅极绝缘膜的厚度的和,比在栅极的上部且为柱状第1导电型半导体层的上部侧壁的形成为侧墙状的绝 缘膜的厚度更大。借此,可于栅极电极形成金属与半导体的化合物,而能使栅极电极低电阻化。此外,于本发明中,栅极绝缘膜及栅极电极的金属的膜厚,比于栅极的上部且为柱 状第1导电型半导体层的上部侧壁的形成为侧墙状的绝缘膜的厚度更小。借此,可防止因栅极电极的金属所导致的污染。此外,本发明包括于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形 成,在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;通过垫氧化膜,于形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用 的杂质注入,为了杂质的活化及扩散而进行退火,将形成有柱状第1导电型硅层和平面状 硅层的硅层的杂质分布均一化的步骤;及将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤,借此,为了将在后续步骤中成膜的氮化硅膜与硅之间的应力缓和而成膜的垫氧化 膜也使用作为杂质注入时的穿透氧化膜,故可削减制造步骤数量,且降低制造成本。此外,本发明包括于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形 成,在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤;
于氮化硅膜上形成氧化硅膜的步骤;涂布光刻胶,利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图 案,且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤;将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤;通过化学机械研磨而将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤;通过以蚀刻将氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅掩模的步 骤;将非晶硅或多晶硅掩模牺牲氧化,而将非晶硅或多晶硅掩模的尺寸予以缩小的步 骤·’及将非晶硅或多晶硅掩模表面的氧化硅膜藉蚀刻予以去除的步骤。借此,可以缩小后来形成的柱状第1导电型硅层的柱径,因此可抑制晶体管的短 沟道效应且减低漏电流。此外,本发明包括于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形 成,在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤;于氮化硅膜上形成氧化硅膜的步骤;涂布光刻胶,利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图 案,且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤;及沉积氧化膜,且进行回蚀,借此使贯通所述氧化硅膜的通孔的径缩小的步骤。借此,可以缩小后来形成的柱状第1导电型硅层的柱径,因此可抑制晶体管的短 沟道效应且减低漏电流。此外,本发明包括将作为第2硬掩模的非晶硅或多晶硅掩模作为掩模,而以干蚀刻将氮化硅膜及垫 氧化膜蚀刻,而形成为第1硬掩模的氮化硅膜掩模的步骤;及将第1硬掩模及第2硬掩模作为掩模,而将柱状第1导电型硅层通过干蚀刻予以 形成的步骤。借此,作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻,于干蚀刻器件中可检 测的等离子体发射强度会变化,通过检测该等离子体发射强度的变化,可进行干蚀刻的终 点检测,进而控制柱状第1导电型硅层的高度。此外,本发明中,作为第2硬掩模的非晶硅或多晶硅掩模的厚度,比柱状第1导电 型硅层的高度更小,借此可以进行干蚀刻的终点检测。此外,本发明包括为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入 有碳等的硅表面、以及从后续步骤的干蚀刻时所产生的副生成物等的污染中保护柱状第1 导电型硅层,而将形成的柱状第1导电型硅层予以牺牲氧化的步骤;涂布光刻胶,利用光刻法而通过光刻胶将形成在柱状第1导电型硅层下部的平面 状硅层的第2导电型硅层的图案予以形成的步骤;及
干蚀刻平面状硅层,形成柱状第1导电型硅层下部的平面状硅层,且将光刻胶去 除的步骤。借此,由于将通过牺牲氧化所形成的氧化膜使用作为第1导电型硅层保护膜,故 可削减制造步骤数量而降低制造成本。此外,本发明中,将于第1导电型硅层牺牲氧化时所形成的牺牲氧化膜作为穿透氧化膜而通过杂 质注入等方式而于平面状硅层表面导入第2导电型的杂质,而将形成在柱状第1导电型硅 层下部的平面状硅层的第2导电型硅层予以形成。借此,由于将通过牺牲氧化所形成的氧化膜使用作为第1导电型硅层保护膜,且 也使用作为杂质注入时的穿透氧化膜,故可削减制造步骤数量而降低制造成本。此外,本发明中柱状第1导电型硅层的柱径比作为第1硬掩模的氮化硅膜掩模的 柱径更小,借此,可防止于注入时杂质从第1导电型硅层的侧壁打入。此外,在本发明中,在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型 硅层形成中所使用的杂质注入的注入角为O度至6度。借此,可防止于注入时杂质从柱状第1导电型硅层的侧壁打入。此外,在本发明中,不在柱状第1导电型半导体层的上部注入杂质,而将形成于柱 状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。借此,由于可轻易地将柱状第1导电型硅层上部、柱状第1导电型硅层下部的平面 状硅层的注入条件最佳化,故可抑制短沟道效应而抑制漏电流。此外,在本发明中,包括进行硅表面的氧化、进行氮化硅膜掩模的蚀刻、且使氮化 硅膜掩模的柱径比柱状第1导电型硅层的柱径更小的步骤。借此,可使用于之后进行的干蚀刻而将高介电常数的栅极绝缘膜去除。此外,在本发明中,包括以蚀刻将牺牲氧化膜去除,形成二氧化铪(Hf02)等高介电常数的栅极绝缘膜,且 作为栅极电极而将金属与非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜的 步骤;及以化学机械研磨来研磨金属与非晶硅或多晶硅,而将栅极电极的上表面平坦化的步骤。借此,于化学机械研磨中,通过将为第1硬掩模的氮化硅膜作为化学机械研磨的 阻挡层而使用,即可以良好重现性抑制化学机械研磨的研磨量。此外,在本发明中,包括通过将为栅极电极的金属与非晶硅或多晶硅进行回蚀,而形成具有所期望的栅极 长度的栅极电极的步骤;及在为栅极电极的金属与非晶硅或多晶硅及柱状第1导电型硅层的表面成膜氧化 硅膜的步骤。借此,由于以该氧化硅膜覆盖金属,即可于后续步骤中进行处理而不需考虑金属 污染,且由于可在湿处理或干处理中保护栅极上表面,即可抑制栅极长度的变动和从栅极 上表面而来的对栅极绝缘膜的损伤。此外,在本发明中,包括
将从所期望的栅极电极的膜厚与栅极绝缘膜的膜厚的和减去氧化硅膜的膜厚所 得的膜厚的氮化硅膜予以成膜的步骤;及通过将氮化硅膜与氧化硅膜回蚀而形成氧化硅膜侧墙与氮化硅膜侧墙的步骤。借此,由于氮化硅膜侧墙的膜厚与氧化硅膜侧墙的膜厚的和,会成为金属与非晶 硅或多晶硅所构成的栅极电极的膜厚与栅极绝缘膜的膜厚的和,故通过调整氮化硅膜的成 膜膜厚及回蚀条件,即可形成所期望的膜厚的栅极电极;此外,该半导体器件的制造方法还包括涂布反射防止膜层(BARC层)及光刻胶,利用光刻法而通过光刻胶形成栅极配线 图案,以光刻胶作为掩模,将反射防止膜层(BARC层)、氧化硅膜、及作为栅极电极的非晶硅 或多晶硅蚀刻,而形成栅极电极及栅极配线的步骤;将柱状第1导电型硅层上部的氮化硅膜及氧化硅膜侧墙与氮化硅膜侧墙通过干 蚀刻或湿蚀刻予以去除的步骤;将氧化硅膜与氮化硅膜成膜,回蚀氮化硅膜,蚀刻氧化硅膜,将形成于柱状第1导 电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出,将氧化 硅膜侧墙与氮化硅膜侧墙形成于栅极电极的上部和柱状第1导电型硅层的上部侧壁,且于 栅极电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙即形成绝缘膜侧墙的步骤;通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质,而于柱状 第1导电型硅层的上部形成第2导电型硅层的步骤;及通过溅镀镍(Ni)或钴(Co)等金属膜、且施加热处理,而将形成于柱状第1导电型 硅层下部的平面状硅层的第2导电型硅层和形成于柱状第1导电型硅层上部的第2导电型 硅层的表面予以金属与半导体的化合物化,且去除未反应的金属膜,借此于形成在柱状第1 导电型硅层下部的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的 第2导电型硅层上,形成金属与半导体的化合物的步骤;借此,由于通过氧化硅膜侧墙与氮化硅膜侧墙,而使栅极电极和形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、 和形成在柱状第1导电型硅层的上部的第2导电型硅层分离;故可防止因金属与半导体的化合物所导致的栅极电极、与形成在柱状第1导电型 硅层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电 型硅层之间的短路;而且,通过将柱状第1导电型硅层上部的侧壁以氮化硅膜覆盖,而可控制从柱状 第1导电型硅层的侧壁而来的金属与半导体的化合物化。此外,在本发明中,包括将氮化硅膜等予以成膜作为接触阻挡层的步骤;成膜氧化硅膜作为层间膜后,以化学机械研磨将其平坦化的步骤;于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极 上、形成在柱状第1导电型硅层的上部的第2导电型硅层上,通过蚀刻而形成接触孔的步骤;于接触孔将钽(Ta)或氮化钽(TaN)、或钛(Ti)或氮化钛(TiN)等阻障金属予以成 膜后,将钨(W)、或铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜,且通过化学机械研磨 而形成接触插塞的步骤;
将碳化硅(SiC)等第1层配线的蚀刻阻挡层予以成膜,且接着将作为第1配线层 的层间膜的低介电常数膜成膜的步骤;及图案化第1层配线,且形成第1配线层的沟图案,将钽(Ta)或氮化钽(TaN)、或钛 (Ti)或氮化钛(TiN)等阻障金属予以成膜后,将钨(W)、或铜(Cu)及含铜合金等金属通过 溅镀或镀覆而成膜,且通过化学机械研磨而形成第1层配线的步骤。借此,可以实现接触部的低电阻化。此外,在本发明中,在柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀 刻步骤后,进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面 状硅层上的接触孔的接触阻挡层予以蚀刻,借此,可进行柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻条件的最佳 化,也可进行柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。此外,在本发明中,在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤 后,进行柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面 状硅层上的接触孔的接触阻挡层予以蚀刻。借此,可进行柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻条件的最佳 化,也可进行柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。此外,在本发明中,在柱状硅层上部的接触孔的层间膜蚀刻步骤后,进行栅极配线 上的接触孔、与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面 状硅层上的接触孔的接触阻挡层予以蚀刻,借此,可进行柱状硅层上部的接触孔的蚀刻条件的最佳化,也可进行栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻 条件的最佳化。此外,在本发明中,在栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻 步骤后,进行柱状硅层上部的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面 状硅层上的接触孔的接触阻挡层予以蚀刻。借此,可进行柱状硅层上部的接触孔的蚀刻条件的最佳化,也可进行栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻 条件的最佳化。


图1为本发明半导体器件的制造方法的步骤说明图。
图2(a)为表示本发明的半导体器件的制造例的平面图。图2(b)为表示本发明的半导体器件的制造例的A-A’剖面步骤图,图3(a)表示本发明的半导体器件的制造例的平面图。图3(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图4(a)表示本发明的半导体器件的制造例的平面图。图4(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图5(a)表示本发明的半导体器件的制造例的平面图。图5(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图6(a)表示本发明的半导体器件的制造例的平面图。图6(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图7(a)表示本发明的半导体器件的制造例的平面图。图7(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图8(a)表示本发明的半导体器件的制造例的平面图。图8(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图9(a)表示本发明的半导体器件的制造例的平面图。图9(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图10(a)表示本发明的半导体器件的制造例的平面图。图10(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图11 (a)表示本发明的半导体器件的制造例的平面图。图11 (b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图12(a)表示本发明的半导体器件的制造例的平面图。图12(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图13(a)表示本发明的半导体器件的制造例的平面图。图13(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图14(a)表示本发明的半导体器件的制造例的平面图。图14(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图15(a)表示本发明的半导体器件的制造例的平面图。图15(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图16(a)表示本发明的半导体器件的制造例的平面图。图16(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图17(a)表示本发明的半导体器件的制造例的平面图。图17(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图18(a)表示本发明的半导体器件的制造例的平面图。图18(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图19(a)表示本发明的半导体器件的制造例的平面图。图19(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图20(a)表示本发明的半导体器件的制造例的平面图。图20(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。图21 (a)表示本发明的半导体器件的制造例的平面图。
此外,于注入时若从柱状硅层113的侧壁将杂质打入则会成为晶体管特性变动的 重要因素。因此,比起为氮化膜130的宽度的Wn而言,柱状硅柱的宽度Wpl、Wp2必须要更 小。且,Wpl为柱状硅层下部的宽度,Wp2为柱状硅层上部的宽度。此外,在注入时为了不从柱状硅层113的侧壁打入杂质,故优选为以较小的角度, 即0至6度将杂质注入。此外,本步骤中是通过于柱状硅层113上所形成的氮化硅膜130,而不进行朝柱状 硅层113上部的注入。虽对于N+源极扩散层200的注入优选为以0度注入,但由于之后朝 形成于柱状硅层113的上部的漏极扩散层的注入是与栅极电极自我整合地形成,故优选为 以有角度的方式进行注入。如上所述,通过将朝形成于平面状硅层的源极扩散层、与朝形成 于柱状硅层上部的漏极扩散层的注入分别进行,即可轻易地将各个的注入条件最佳化,而 可抑止短沟道效应且抑止漏电流。参照图17,进行硅表面的氧化而形成氧化膜124,且通过湿蚀刻而使氮化膜130变 细。也可于氧化前进行洗净。此外,也可于氧化后测定膜厚。(图1步骤49、50、51、52)。该 步骤是为了于图22中使用干蚀刻将高介电常数(以下简称high-K)栅极绝缘膜去除,其有 需要使氮化膜130宽度Wn比硅柱113的宽度Wpl、Wp2更小。参照图18,以氢氟酸等进行湿蚀刻而将牺牲氧化膜123、氧化膜124予以去除(图 1步骤53)。参照图19,形成HfSiO或HfSiON来作为high-K栅极绝缘膜。于绝缘膜形成前,也 可进行洗净。此外,于形成后,也可进行热处理(图1步骤54、55、56)。参照图20,而将金属147与非晶硅(或多晶硅)141埋入柱状硅层113进行成膜作 为栅极导电膜。也可在沉积非晶硅(或多晶硅)后测定其膜厚(图1步骤57、58、59)。将 金属以非晶硅(或多晶硅)覆盖而使其成为金属、与非晶硅(或多晶硅)的积层构造,借此 而可使用以往所用的非晶硅(或多晶硅)用的器件。参照图21,以CMP研磨金属147与非晶硅(或多晶硅)141而将栅极导电膜的上表 面平坦化。于CMP中,通过将为第1硬掩模的氮化硅膜130使用作为CMP的阻挡层,即可以 良好再现性控制CMP研磨量(图1步骤60)。参照图22,通过蚀刻作为栅极导电膜的金属147与非晶硅(或多晶硅)141而决定 栅极长度。此时,high-K栅极绝缘膜也会被蚀刻(图1步骤61)。参照图23,在作为栅极导电膜的金属147与非晶硅(或多晶硅)141及硅柱113的 表面使氧化硅膜125成膜。通过该氧化硅膜125而覆盖金属147即可在后续步骤中进行处 理而不用考虑金属污染。此外,由于在湿处理或干处理中保护栅极的上表面,故可以抑制栅 极长度的变动即栅极长度的不均以及来自于栅极上面对栅极绝缘膜145的损伤(图1步骤 62)。参照图24,成膜氮化硅膜131,使其比金属的膜厚更厚、比所期望的栅极电极的膜 厚更厚。成膜后也可测定氮化膜厚(图1步骤63、64)。参照图25,通过回蚀氮化硅膜131而形成氮化硅膜131侧墙。此时,氧化硅膜125 也被蚀刻。此外,当蚀刻后,进行有机物去除、形状测定也可(图1步骤65、66、67)。由于氮 化硅膜侧墙131的膜厚与氧化硅膜的膜厚的和,即为由金属147与非晶硅(或多晶硅)所 成的栅极电极141所形成的栅极电极的膜厚与high-K栅极绝缘膜的膜厚的和,故通过调整氮化硅膜131的成膜膜厚及回蚀条件,即可形成所期望的膜厚的栅极电极。参照图26,涂布BARC层161及光刻胶160,利用光刻法通过光刻胶160形成栅极 配线图案。于图案形成后,也可进行轮廓(overlay)误差测定、尺寸测定、以及检查。(图1 步骤 68、69、70、71、72。)参照图27,以光刻胶160作为掩模,将BARC层161、作为栅极导电膜的非晶硅(或 多晶硅)141、作为栅极导电膜的金属147、以及high-K栅极绝缘膜予以蚀刻而形成栅极电 极141a及栅极配线141b,且去除光刻胶及BARC层。之后,也可进行形状测定(图1步骤 73、74、75、76、77、78)。参照图28,将柱状硅113上部的氮化硅膜130及氮化硅膜侧墙131及氧化硅膜 121,125及平面状硅层上部的氧化膜124以干蚀刻或湿蚀刻予以去除(图1步骤79)。当 以干蚀刻去除氮化硅膜后,通过以湿蚀刻去除氧化硅膜,可以抑制对于栅极绝缘膜的损伤。参照图29,将氧化硅膜127与氮化硅膜132予以成膜。成膜后,也可测定膜厚(图 1 步骤 80、81、82)。参照图30,回蚀氮化硅膜132,蚀刻氧化硅膜127,使N+源极扩散层200的上表面 及柱状硅113上部的表面露出,将柱状硅层113的侧壁及栅极141的侧壁以氮化硅膜133、 134即绝缘膜侧墙覆盖。蚀刻后,也可进行有机物去除、形状测定(图1步骤83、84、85)。 由于通过该氮化膜133、134可将于栅极电极141与源极扩散层200及后来形成于柱状硅上 部的N+漏极扩散层予以分离,故可防止由硅化物而引起的栅极电极147、141与源极扩散层 200及漏极扩散层的短路。此外,通过使栅极绝缘膜及栅极电极的金属的膜厚比该绝缘膜侧 墙的厚度更小,可防止在之后的步骤中因栅极电极的金属所导致的污染。此外,通过将柱状硅113上部的侧壁以氮化膜134覆盖,可控制来自于柱状硅层 113的侧壁的硅化物化。该氮化硅膜133、134为氧化硅膜时,由于会被洗净、剥离步骤或硅化物化前处理 所使用的氢氧酸蚀刻掉,因此优选为氮化硅膜等不会溶于氢氟酸的膜体。参照图31,通过杂质注入等而于柱状硅层113的上部导入P或As等杂质,而形成 N+漏极扩散层201。于导入杂质后,也可进行活化(图1步骤86、87)。参照图32,溅镀Ni或Co等金属膜,且以施加热处理而将源极200、漏极201表面 形成金属与半导体的化合物即硅化物,通过将未反应的金属膜去除而形成漏极扩散层201 上的硅化物层152、以及源极扩散层200上的硅化物层153。也可在在形成硅化物层前将氧 化膜剥离(图1步骤88、89、90、91)。通过于包围柱状硅层的栅极电极141上形成硅化物层151,可减少栅极电极141的 寄生电阻。为了于栅极电极141上形成硅化物层151,在栅极电极141的膜厚Wg与栅极绝 缘膜的膜厚Wox、及氧化硅膜与氮化硅膜的膜厚Ws的膜厚中,只要成为Wg+Wox > Ws的关 系,而使栅极电极141的表面露出即可。参照图33,成膜氮化硅膜等作为接触阻挡层135(图1步骤92)。参照图34,作为层间膜126而将氧化硅膜成膜后,即通过CMP而进行平坦化。也可 于成膜后测定膜厚。此外,也可于平坦化后测定膜厚。此外,也可测定氮化膜厚(图1步骤 93、94、95、96、97)。参照图35,于柱状硅层113上部的漏极扩散层201上、栅极配线141b上、及源极扩散层200上蚀刻形成接触孔。在蚀刻形成接触孔前,进行接触掩模曝光。此外,也可进行 尺寸测定、轮廓(overley)误差计测、检查。此外,在形成接触孔后,进行等离子体光刻胶剥 离。之后,也可进行洗净、尺寸测定、氧化膜厚测定、检查、晶圆容器交换(图1步骤98、99、 100、101、102、103、104、105、106、107、108、109、110)。此外,参照图41,柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻深度与柱 状硅层下部的平面状硅层上的接触孔的蚀刻深度不同,因此,进行柱状硅层上部的接触孔 与栅极配线上的接触孔的层间膜的蚀刻,参照图42,以光刻胶162为掩模,进行柱状硅层下 部的平面状硅层上的接触孔的层间膜的蚀刻,且在层间膜的蚀刻后也可将接触阻挡层予以 蚀刻。另外,参照图43,进行柱状硅层上部的接触孔的层间膜的蚀刻,参照图44,进行栅极 配线上接触孔与柱状硅层下部的平面状硅层上接触孔的层间膜蚀刻,于层间膜的蚀刻后, 也可蚀刻接触阻挡层。通过将柱状硅层上部的接触孔的层间膜的蚀刻、与栅极配线上的接触孔与柱状硅 层下部的平面状硅层上的接触孔的层间膜的蚀刻个别进行,而可进行柱状硅层上部的接触 孔的蚀刻条件的最佳化、和栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔 的蚀刻条件的最佳化。参照图36,于接触孔使作为阻障金属171的钽(Ta)或氮化钽(TaN)等成膜后,通 过溅镀或镀覆而使铜(Cu) 170成膜,且通过CMP而形成接触部172、173、174。也可使用钛 (Ti)或氮化钛(TiN)作为阻障金属。此外,也可使用钨(W)。另外,也可使用含有铜的合金。 也可于成膜后进行背面处理、检查、热处理。此外,也可于CMP后进行检查(图1步骤111、 112、113、114、115、116、117)。参照图37,成膜SiC(碳化硅)180作为第1层配线的蚀刻阻挡层,且接着成膜作为 第1配线层的层间膜的Low-k膜190。此时,也可测定膜厚,进行检查(图1步骤118、119、 120、121)。接着,将第1层配线图案化,而形成第1配线层的沟图案。于图案化后,也可进行 尺寸测定、轮廓误差测定、检查。于沟图案形成后,也可进行等离子体光刻胶剥离、检查(图 1 步骤 122、123、124、125、126、127、128、129)。接着,为阻障金属 175 的 Ta 或 TaN 成膜后, 通过溅镀或镀覆将Cu 176成膜,且以CMP形成第1层配线177、178、179。也可使用钛(Ti) 或氮化钛(TiN)来作为阻障金属。此外,也可使用钨(W)。此外,也可使用含铜的合金。成 膜后,也可进行背面处理、检查、热处理。此外,CMP后也可进行检查(图1步骤130、131、 132、133、134、135、136)。其后,也可进行氮化膜沉积、层间绝缘膜沉积、层间绝缘膜厚测定(图1步骤137、 138,139)。另外,也可进行垫导孔掩模(pad via mask)曝光、尺寸测定、轮廓误差测定、检查、 垫导孔蚀刻、等离子体光刻胶剥离、蚀刻后洗净、尺寸测定、氧化膜厚测定、检查、金属前洗 净、晶圆容器交换、铝沉积、背面处理、垫铝曝光、轮廓误差测定、尺寸测定、检查、垫铝蚀刻、 等离子体光刻胶剥离、金属蚀刻后洗净、光学检查、SEM检查、氧化膜厚测定、绝缘膜沉积、绝 缘膜厚测定、绝缘膜曝光、光学检查、绝缘膜蚀刻、等离子体光刻胶剥离、绝缘膜洗净、检查、 热处理(图 1 步骤 140、141、142、143、144、145、146、147、148、149、150、151、152、153、154、 155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、172、173、 174、175、176、177、178、179)。
也可于垫导孔之前进行多层配线。
权利要求
一种半导体器件的制造方法,其特征在于,具有在形成于衬底上的氧化膜上,形成有平面状半导体层,且于所述平面状半导体层上形成柱状第1导电型半导体层的步骤;于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤;于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极的步骤;于栅极的上部且柱状第1导电型半导体层的上部侧壁,将绝缘膜形成侧墙状的步骤;于栅极的侧壁将绝缘膜形成侧墙状的步骤;于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤;在柱状第1导电型半导体层下部的平面状半导体层所形成的第2导电型半导体层形成金属与半导体的化合物的步骤;在柱状第1导电型半导体层上部形成的第2导电型半导体层形成金属与半导体的化合物的步骤;于栅极形成金属与半导体的化合物的步骤;在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层上形成接触部的步骤;及在柱状第1导电型半导体层的上部形成的第2导电型半导体层上形成接触部的步骤。
2.如权利要求1所述的半导体器件的制造方法,其特征在于,从柱状第1导电型半导体 层的中心至平面状半导体层的边缘的长度,比从柱状第1导电型半导体层的中心至侧壁为 止的长度、栅极绝缘膜的厚度、栅极电极的厚度、与在栅极的侧壁形成为侧墙状的绝缘膜的 厚度的和更大。
3.如权利要求1或2所述的半导体器件的制造方法,其特征在于,由金属和非晶硅或多 晶硅的积层构造构成的栅极电极的厚度、与栅极绝缘膜的厚度的和,比在栅极的上部且为 柱状第1导电型半导体层的上部侧壁形成为侧墙状的绝缘膜的厚度更大。
4.如权利要求1至3中任一项所述的半导体器件的制造方法,其特征在于,栅极绝缘膜 及栅极电极的金属的膜厚,比在栅极的上部且为柱状第1导电型半导体层的上部侧壁形成 为侧墙状的绝缘膜的厚度更小。
5.如权利要求1至4中任一项所述的半导体器件的制造方法,其特征在于,平面状半 导体层为平面状硅层,第ι导电型半导体层为第1导电型硅层,第2导电型半导体层为第2 导电型硅层。
6.如权利要求5所述的半导体器件的制造方法,其特征在于,平面状半导体层为平面 状硅层,第1导电型半导体层为P型硅层或无掺杂的硅层,第2导电型半导体层为η型硅层。
7.如权利要求5所述的半导体器件的制造方法,其特征在于,平面状半导体层为平面 状硅层,第1导电型半导体层为η型硅层或无掺杂的硅层,第2导电型半导体层为ρ型硅层。
8.如权利要求1至7中任一项所述的半导体器件的制造方法,其特征在于,包括 于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形成, 在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;通过垫氧化膜,于形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用的杂 质注入,为了杂质的活化及扩散而进行退火,将形成有柱状第1导电型硅层和平面状硅层的硅层的杂质分布均一化的步骤;及将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤。
9.如权利要求1至8中任一项所述的半导体器件的制造方法,其特征在于,包括 于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形成, 在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤; 于氮化硅膜上形成氧化硅膜的步骤;涂布光刻胶,利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图案,且 于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤; 将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤; 通过化学机械研磨而将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤; 通过以蚀刻将氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤; 将非晶硅或多晶硅掩模牺牲氧化,而将非晶硅或多晶硅掩模的尺寸予以缩小的步骤;及将非晶硅或多晶硅掩模表面的氧化硅膜藉蚀刻予以去除的步骤。
10.如权利要求1至9中任一项所述的半导体器件的制造方法,其特征在于,包括 于形成在衬底上的氧化膜上,使形成柱状第1导电型硅层与平面状硅层的硅层形成, 在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤;将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤; 于氮化硅膜上形成氧化硅膜的步骤;涂布光刻胶,利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图案,且 于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤;及 沉积氧化膜,且进行回蚀,借此使贯通所述氧化硅膜的通孔的径缩小的步骤。
11.如权利要求1至10中任一项所述的半导体器件的制造方法,其特征在于,包括 将作为第2硬掩模的非晶硅或多晶硅掩模作为掩模,而以干蚀刻将氮化硅膜及垫氧化膜蚀刻,而形成为第1硬掩模的氮化硅膜掩模的步骤;及将第1硬掩模及第2硬掩模作为掩模,而将柱状第1导电型硅层通过干蚀刻予以形成 的步骤;而且,作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻,于干蚀刻器件中可检测的 等离子体发射强度会变化,通过检测该等离子体发射强度的变化,而进行干蚀刻的终点检 测,以控制柱状第1导电型硅层的高度。
12.如权利要求1至11中任一项所述的半导体器件的制造方法,其特征在于,作为第2 硬掩模的非晶硅或多晶硅掩模的厚度,比柱状第1导电型硅层的高度更小。
13.如权利要求1至12中任一项所述的半导体器件的制造方法,其特征在于,包括 为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入有碳等的硅表面、以及从后续步骤的干蚀刻时所产生的副生成物等的污染中保护柱状第1导电 型硅层,而将形成的柱状第1导电型硅层予以牺牲氧化的步骤;涂布光刻胶,利用光刻法而通过光刻胶将形成在柱状第1导电型硅层下部的平面状硅 层的第2导电型硅层的图案予以形成的步骤;及干蚀刻平面状硅层,形成柱状第1导电型硅层下部的平面状硅层,且将光刻胶去除的步骤。
14.如权利要求1至13中任一项所述的半导体器件的制造方法,其特征在于,将于第 1导电型硅层牺牲氧化时所形成的牺牲氧化膜作为穿透氧化膜而通过杂质注入等方式而于 平面状硅层表面导入第2导电型的杂质,而将形成在柱状第1导电型硅层下部的平面状硅 层的第2导电型硅层予以形成。
15.如权利要求1至14中任一项所述的半导体器件的制造方法,其特征在于,柱状第1 导电型硅层的柱径比作为第1硬掩模的氮化硅膜掩模的柱径更小。
16.如权利要求1至15中任一项所述的半导体器件的制造方法,其特征在于,在形成于 柱状第1导电型硅层下部的平面状硅层的第2导电型硅层形成中所使用的杂质注入的注入 角为0度至6度。
17.如权利要求1至16中任一项所述的半导体器件的制造方法,其特征在于,不在柱状 第丨导电型半导体层的上部注入杂质,而将形成于柱状第1导电型硅层下部的平面状硅层 的第2导电型硅层予以形成。
18.如权利要求1至17中任一项所述的半导体器件的制造方法,其特征在于,包括 进行硅表面的氧化、进行氮化硅膜掩模的蚀刻、且使氮化硅膜掩模的柱径比柱状第1导电型硅层的柱径更小的步骤;而且,使用于之后进行的干蚀刻而将高介电常数的栅极绝缘膜去除。
19.如权利要求1至18中任一项所述的半导体器件的制造方法,其特征在于,包括 以蚀刻将牺牲氧化膜去除,形成二氧化铪等高介电常数的栅极绝缘膜,且作为栅极电极而将金属与非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜的步骤;及以化学机械研磨来研磨金属与非晶硅或多晶硅,而将栅极电极的上表面平坦化的步骤;而且,于化学机械研磨中,通过将为第1硬掩模的氮化硅膜作为化学机械研磨的阻挡 层而使用,即可以重现性佳地抑制化学机械研磨的研磨量。
20.如权利要求1至19中任一项所述的半导体器件的制造方法,其特征在于,包括 通过将为栅极电极的金属与非晶硅或多晶硅进行回蚀,而形成具有所期望的栅极长度的栅极电极的步骤;及在为栅极电极的金属与非晶硅或多晶硅及柱状第1导电型硅层的表面成膜氧化硅膜 的步骤;而且,通过该氧化硅膜而使金属被覆盖,即可于后续步骤中进行处理而不需考虑金属 污染,且由于可在湿处理或干处理中保护栅极上表面,即可抑制栅极长度的变动和从栅极 上表面而来的对栅极绝缘膜的损伤。
21.如权利要求1至20中任一项所述的半导体器件的制造方法,其特征在于,包括 将从所期望的栅极电极的膜厚与栅极绝缘膜的膜厚的和减去氧化硅膜的膜厚所得的膜厚的氮化硅膜予以成膜的步骤;及通过将氮化硅膜与氧化硅膜回蚀而形成氧化硅膜侧墙与氮化硅膜侧墙的步骤; 而由于氮化硅膜侧墙的膜厚与氧化硅膜侧墙的膜厚的和,会成为金属与非晶硅或多晶 硅所构成的栅极电极的膜厚与栅极绝缘膜的膜厚的和,故通过调整氮化硅膜的成膜膜厚及回蚀条件,即可形成所期望的膜厚的栅极电极; 该半导体器件的制造方法还含有涂布反射防止膜层及光刻胶,利用光刻法而通过光刻胶形成栅极配线图案,以光刻胶 作为掩模,将反射防止膜层、氧化硅膜、及作为栅极电极的非晶硅或多晶硅蚀刻,而形成栅 极电极及栅极配线的步骤;将柱状第1导电型硅层上部的氮化硅膜及氧化硅膜侧墙与氮化硅膜侧墙通过干蚀刻 或湿蚀刻予以去除的步骤;将氧化硅膜与氮化硅膜成膜,回蚀氮化硅膜,蚀刻氧化硅膜,将形成于柱状第1导电型 硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出,将氧化硅膜 侧墙与氮化硅膜侧墙形成于栅极电极的上部和柱状第1导电型硅层的上部侧壁,且于栅极 电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙即形成绝缘膜侧墙的步骤;通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质,而于柱状第1 导电型硅层的上部形成第2导电型硅层的步骤;及通过溅渡镍或钴等金属膜,且施加热处理,而将形成于柱状第1导电型硅层下部的平 面状硅层的第2导电型硅层和形成于柱状第1导电型硅层上部的第2导电型硅层的表面进 行金属与半导体的化合物化,且去除未反应的金属膜,借此于形成在柱状第1导电型硅层 下部的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的第2导电型 硅层上,形成金属与半导体的化合物的步骤;而通过氧化硅膜侧墙与氮化硅膜侧墙,使栅极电极和形成在柱状第1导电型硅层下部 的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的第2导电型硅层 分离;故可防止因金属与半导体的化合物所导致的栅极电极、与形成在柱状第1导电型硅 层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电型 硅层之间的短路;而且,通过将柱状第1导电型硅层上部的侧壁以氮化硅膜覆盖,而控制从柱状第1导电 型硅层的侧壁而来的金属与半导体的化合物化。
22.如权利要求1至21中任一项所述的半导体器件的制造方法,其特征在于,包括 将氮化硅膜等予以成膜作为接触阻挡层的步骤;成膜氧化硅膜作为层间膜后,以化学机械研磨将其平坦化的步骤; 于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、形 成在柱状第1导电型硅层的上部的第2导电型硅层上,通过蚀刻而形成接触孔的步骤;于接触孔将钽或氮化钽、或钛或氮化钛等阻障金属予以成膜后,将钨、或铜及含铜合金 等金属通过溅镀或镀覆而成膜,且通过化学机械研磨而形成接触插塞的步骤;将碳化硅等第1层配线的蚀刻阻挡层予以成膜,且接着将作为第1配线层的层间膜的 低介电常数膜成膜的步骤;及图案化第1层配线,且形成第1配线层的沟图案,将钽或氮化钽、或钛或氮化钛等阻障 金属予以成膜后,将钨、或铜及含铜合金等金属通过溅镀或镀覆而成膜,且通过化学机械研 磨而形成第1层配线的步骤。
23.如权利要求1至22中任一项所述的半导体器件的制造方法,其特征在于,在柱状硅 层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤后,进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅 层上的接触孔的接触阻挡层予以蚀刻。
24.如权利要求1至22中任一项所述的半导体器件的制造方法,其特征在于,在柱状硅 层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后,进行柱状硅层上部的接触孔与栅极 配线上的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅 层上的接触孔的接触阻挡层予以蚀刻。
25.如权利要求1至22中任一项所述的半导体器件的制造方法,其特征在于,在柱状硅 层上部的接触孔的层间膜蚀刻步骤后,进行栅极配线上的接触孔、与柱状硅层下部的平面 状硅层上的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅 层上的接触孔的接触阻挡层予以蚀刻。
26.如权利要求1至22中任一项所述的半导体器件的制造方法,其特征在于,在栅极配 线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后,进行柱状硅 层上部的接触孔的层间膜蚀刻步骤;之后,将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅 层上的接触孔的接触阻挡层予以蚀刻。
全文摘要
本发明的半导体器件的制造方法包括下列步骤于平面状半导体层上形成柱状的第1导电型半导体层;于平面状半导体层形成第2导电型半导体层;于第1导电型半导体层周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极;于栅极上部和第1导电型半导体层上部侧壁将第2和第1绝缘膜形成侧墙状;于栅极侧壁将第2和第1绝缘膜形成侧墙状;于第1导电型半导体层上部形成第2导电型半导体层;于平面状半导体层的第2导电型半导体层、第1导电型半导体层上部的第2导电型半导体层及栅极形成金属与半导体的化合物;于平面状半导体层的第2导电型半导体层上及第1导电型半导体层上部的第2导电型半导体层上形成接触部。
文档编号H01L29/786GK101946331SQ20098010530
公开日2011年1月12日 申请日期2009年2月16日 优先权日2008年2月15日
发明者中村广记, 工藤智彦, 新井绅太郎, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社
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