非易失性存储装置及其写入方法

文档序号:7205321
专利名称:非易失性存储装置及其写入方法
技术领域
本发明涉及非易失性存储装置及其写入方法,该非易失性存储装置具备根据电信 号使电阻值可逆地变化的所谓电阻变化型非易失性存储元件(电阻变化元件)。
背景技术
近年来,随着数字技术的进步,便携式信息设备及信息家电等的电子设备更加高 功能化。因此,非易失性存储元件的大容量化、写入功率的减低、写入与读出时间的高速化 及长寿命化等的要求正在增高。针对此类要求,在现有使用浮栅的闪速存储器的微细化方面一般认为存在限制。 另一方面,在使用电阻变化层来作为存储部材料的电阻变化型非易失性存储元件的场合, 因为可以采用将电阻变化层按下部电极和上部电极夹在中间的那种简单结构的存储元件 来构成,所以人们期待进一步的微细化、高速化及低消耗电力化等。作为这种使用电阻变化元件的非易失性存储装置之一,人们提出了一种所谓的交 叉点型非易失性存储装置(例如参见专利文献1。)。该非易失性存储装置具备多个存储单 元(电阻变化元件),该多个存储单元对应于相互平行所配置的多条字线以及其配置为和 那些字线交叉的多条位线的交点,设置为矩阵状。各存储单元具备电阻变化层,利用该电阻 变化层的电阻变化进行信息的读写,该电阻变化层按照对字线和位线之间供给的电信号其 电阻值进行变化。这种交叉点型非易失性存储装置的场合,因为不需要在各存储单元中设置晶体 管,所以有可以实现单元的高密度配置等的优点。专利文献1 日本特开2003-68984号公报

发明内容
可是,在上述那种具备电阻变化元件的非易失性存储装置的场合,为了实现稳定 的动作,需要使电阻变化元件中电阻变化层的电阻值可靠地产生变化。而且,为了使电阻变 化层的电阻值可靠地产生变化,有时需要对电阻变化元件暂时供给比通常的写入时所使用 的电压更高的电压。这样,为了将比通常写入时更高的电压供给电阻变化元件,认为要增大对字线及 位线的各自施加写入用电压的字线驱动电路及位线驱动电路中驱动用晶体管的尺寸(栅 极宽度等)。但是,增大这种晶体管的尺寸牵连到招致上述字线驱动电路或位线驱动电路的 尺寸增大,是非优选的。本发明是鉴于此情况而做出的,其主要目的在于提供交叉点型非易失性存储装置 及其写入方法,可以在不增大字线及位线的驱动电路尺寸的状况下,实现稳定的动作。为了解决上述课题,本发明非易失性存储装置的一个方式其特征为,具备基板; 多条第1布线,相互平行地形成于上述基板上;多条第2布线,形成于上述多条第1布线的 上方,以使在与上述基板的主面平行的面内相互平行且与上述多条第1布线立体交叉;存储单元阵列,具备多个电阻变化元件,该多个电阻变化元件对应于上述多条第1布线及上 述多条第2布线的立体交叉点来设置,介于上述第1布线和上述第2布线之间,根据对上述 第1布线及上述第2布线间施加的电压极性,使电阻状态在低电阻状态和高电阻状态之间 可逆地进行变化;选择电路,具备第1驱动电路和第2驱动电路,通过上述第1驱动电路及 上述第2驱动电路从上述存储单元阵列中选择至少一个电阻变化元件,该第1驱动电路具 备对上述多条第1布线施加指定电压的晶体管,该第2驱动电路具备对上述多条第2布线 施加指定电压的晶体管;基板偏压电路,对形成上述第1驱动电路及上述第2驱动电路具备 的上述晶体管的上述基板施加偏压电压;以及写入电路,对由上述选择电路选择出的电阻 变化元件供给写入用的电信号;上述第1驱动电路及上述第2驱动电路具备的晶体管形成 于上述基板内的第1导电型区域内,并具备与上述第1导电型极性相反的第2导电型的第 1扩散区域、栅极和上述第2导电型的第2扩散区域;上述基板偏压电路在对由上述选择电 路选择出的上述电阻变化元件通过上述写入电路供给写入用的电信号时,针对上述第1驱 动电路及上述第2驱动电路具备的晶体管之中的至少一方,对形成该晶体管后的上述基板 内的第1导电型区域施加偏压电压,以使对于上述第1扩散区域及上述第2扩散区域成为 正向。因此,由于在对电阻变化元件的写入时,对构成选择其电阻变化元件的选择电路 的驱动用晶体管的基板施加偏压电压,以使对于其驱动用晶体管成为正向,因而借助于基 板偏压效应,其驱动用晶体管的ON电阻减少,只按那种情况就对电阻变化元件施加较大的 电压,其结果为,不用增大各驱动用晶体管的栅极宽度,就可以使电阻变化元件的电阻值可 靠地产生变化。因而,可以在不增大字线及位线的驱动电路尺寸的状况下实现稳定的动作 的交叉点型非易失性存储装置得以实现。还有,作为偏压电压的大小,只要是与从所接合的P型半导体向N型半导体流动电 流的阈值电压相比更小的电压就可以。这里,上述基板偏压电路在由上述选择电路选择出的电阻变化元件的电阻值是作 为从制造该电阻变化元件之后尚未施加电压脉冲时的电阻值的初始电阻值的情况下,也可 以施加上述偏压电压。也就是说,作为实施基板偏压的电阻变化元件的写入,也可以限定为 对电阻变化元件进行初始化(或者中断)的情形。因此,在需要比通常写入更大的电压的 初始化处理中,借助于基板偏压效应,驱动用晶体管的ON电阻减少,只按那种情况就对电 阻变化元件施加较大的电压,更为可靠地执行初始化处理。另外,上述基板偏压电路在使由上述选择电路选择出的电阻变化元件的电阻状态 从低电阻状态向高电阻状态产生变化的情况下,也可以施加上述偏压电压。也就是说,作为 实施基板偏压的对电阻变化元件的写入,也可以限定为使电阻变化元件从低电阻状态向高 电阻状态转变(也就是“高电阻化”,简略为“HR化”)的情形。因此,由于在HR化中,借助 于基板偏压效应,驱动用晶体管的ON电阻减少,只按那种情况就对电阻变化元件施加较大 的电压,因而与低电阻状态相比不稳定的高电阻状态下电阻变化元件的电阻值杂乱得到抑 制。另外,上述基板偏压电路在使由上述选择电路选择出的电阻变化元件的电阻状态 变化的写入失败之后,并且对该电阻变化元件进行追加写入的情况下,也可以施加上述偏 压电压。也就是说,作为实施基板偏压的对电阻变化元件的写入,也可以限定为对电阻变化元件进行追加写入的情形。因此,在需要比通常写入更大的电压的追加写入中,借助于基 板偏压效应,驱动用晶体管的ON电阻减少,只按那种情况就对电阻变化元件施加较大的电 压,更为可靠地(或者以更少的次数)完成追加写入。另外,上述基板偏压电路在对由上述选择电路选择出的电阻变化元件的写入次数 达到了指定次数的情况下,也可以施加上述偏压电压。也就是说,作为实施基板偏压的对电 阻变化元件的写入,也可以限定为再生处理,也就是在达到一定次数时以较大的写入电压 进行写入的情形。因此,在需要比通常写入更大的电压的再生处理中,借助于基板偏压效 应,驱动用晶体管的ON电阻减少,只按那种情况就对电阻变化元件施加较大的电压,更为 可靠地执行再生处理。另外,上述基板内的第1导电型区域是上述基板上所形成的第1导电型阱,上述基 板偏压电路也可以对上述阱施加上述偏压电压。也就是说,构成驱动电路的驱动用晶体管 也可以形成于半导体基板上所形成的阱内。因此,由于可以通过对阱施加偏压电压来实施 基板偏压,因而可以在将基板主体固定成别的电位(例如接地)的原状下,实施基板偏压。另外,上述电阻变化元件也可以包含金属氧化物,根据对上述第1布线及上述第2 布线间供给的电压极性其电阻状态在低电阻状态和高电阻状态之间可逆地进行变化。因 此,稳定地产生电阻变化的电阻变化元件得以实现。另外,上述多条第2布线是在与上述基板的主面平行的面内按X方向伸长,并在与 上述基板的主面垂直的Z方向上形成为多层的多条位线;上述多条第1布线是在与上述基 板的主面平行的面内按和上述X方向正交的Y方向伸长,并形成于上述位线间的各层上的 多条字线;在上述多条位线和上述多条字线之间的各交点位置上,分别被该位线和该字线 夹持来形成上述电阻变化元件;在按上述Z方向相同的每个位线群上所构成的、字线通用 的多个基本阵列面按上述Y方向排列进行配置;在上述各基本阵列面上,偶数层的位线被 共同连接,且奇数层的位线被共同连接;上述非易失性存储装置还具备全局位线;第1及 第2选择开关元件,设置于上述各基本阵列面的每个上;上述第1选择开关元件用来按照 偶数层选择信号,来切换控制该基本阵列面所涉及的全局位线和在该基本阵列面上所共同 连接的偶数层位线之间的电连接及非连接;上述第2选择开关元件用来按照奇数层选择信 号,来切换控制该基本阵列面所涉及的全局位线和在该基本阵列面上所共同连接的奇数层 位线之间的电连接及非连接;上述基板偏压电路还可以在对选择出的上述基本阵列面所共 同连接的偶数层或奇数层的位线供给写入用的电信号时,对形成上述第1选择开关元件及 上述第2选择开关元件后的基板施加偏压电压。借此,针对多层化结构的存储单元阵列,通过对需要很多个数的驱动用晶体管及 选择晶体管使用基板偏压,就能实现超大容量非易失性存储器。还有,本发明不仅仅是作为非易失性存储装置来实现,还可以作为其非易失性存 储装置中对存储单元(更为严格而言是电阻变化元件)的写入方法来实现。也就是说,本发明所涉及的写入方法一个方式是对非易失性存储装置具备的电阻 变化元件的写入方法,其特征为,包含选择步骤,从具备下述多个电阻变化元件的存储单 元阵列,使用具备对上述多条第1布线施加指定电压的晶体管的第1驱动电路和具备对上 述多条第2布线施加指定电压的晶体管的第2驱动电路,至少选择一个电阻变化元件,上 述多个电阻变化元件在基板上对应于多条第1布线和多条第2布线之间的立体交叉点来设置,介于上述第1布线和上述第2布线之间,根据经由上述第1布线及上述第2布线供给 的电压极性其电阻状态在低电阻状态和高电阻状态之间可逆地进行变化;基板偏压步骤, 对形成上述第1驱动电路及上述第2驱动电路具备的上述晶体管后的上述基板施加偏压电 压;写入步骤,对在上述选择步骤中选择出的电阻变化元件供给写入用的电信号;上述第1 驱动电路及上述第2驱动电路具备的晶体管形成于上述基板内的第1导电型区域内,具备 和上述第1导电型极性相反的第2导电型的第1扩散区域、栅极和上述第2导电型的第2扩 散区域;在上述基板偏压步骤中,在对由上述选择步骤选择出的上述电阻变化元件通过上 述写入步骤供给写入用的电信号时,针对上述第1驱动电路及上述第2驱动电路具备的晶 体管之中的至少一个,对形成该晶体管后的上述基板内的第1导电型区域施加偏压电压, 使之对于上述第1扩散区域及上述第2扩散区域成为正向。借此,由于在对电阻变化元件的写入时,对构成选择其电阻变化元件的选择电路 的驱动用晶体管的基板施加偏压电压,使之对于其驱动用晶体管成为正向,因而借助于基 板偏压效应,其驱动用晶体管的ON电阻减少,只按那种情况就对电阻变化元件施加较大的 电压,其结果为,不用增大各驱动用晶体管的栅极宽度,就可以使电阻变化元件的电阻值可 靠地产生变化。这里,在上述基板偏压步骤中,在上述选择步骤中选择出的电阻变化元件的电阻 值是作为从制造该电阻变化元件之后尚未施加电压脉冲时的电阻值的初始电阻值的情况 下,也可以施加上述偏压电压。因此,在需要比通常写入更大的电压的初始化处理中,借助 于基板偏压效应,驱动用晶体管的ON电阻减少,只按那种情况就对电阻变化元件施加较大 的电压,更为可靠地执行初始化处理。另外,在上述基板偏压步骤中,在使由上述选择步骤选择出的电阻变化元件的电 阻状态从低电阻状态向高电阻状态产生变化的情况下,也可以施加上述偏压电压。因此,由 于在HR化中,借助于基板偏压效应,驱动用晶体管的ON电阻减少,只按那种情况就对电阻 变化元件施加较大的电压,因而与低电阻状态相比不稳定的高电阻状态下电阻变化元件的 电阻值杂乱得到抑制。另外,在上述基板偏压步骤中,在使由上述选择步骤选择出的电阻变化元件的电 阻状态产生变化的写入失败之后,并且对该电阻变化元件进行追加写入的情况下,也可以 施加上述偏压电压。因此,在需要比通常写入更大的电压的追加写入中,借助于基板偏压效 应,驱动用晶体管的ON电阻减少,只按那种情况就对电阻变化元件施加较大的电压,更为 可靠地(或者以更少的次数)完成追加写入。另外,上述基板偏压步骤中,在对由上述选择步骤选择出的电阻变化元件的写入 次数达到了指定次数的情况下,也可以施加上述偏压电压。因此,在需要比通常写入更大的 电压的再生处理中,借助于基板偏压效应,驱动用晶体管的ON电阻减少,只按那种情况就 对电阻变化元件施加较大的电压,更为可靠地执行再生处理。发明效果根据本发明所涉及的非易失性存储装置及其写入方法,可以在不增大存储单元阵 列的驱动电路中的驱动用晶体管尺寸的状况下,为了使电阻变化元件的电阻值产生变化, 发生足够的电压。从而,因为可以使电阻变化元件的电阻值可靠地产生变化,所以不用增大 存储器的芯片尺寸,就能够实现稳定的动作。
因而,能够实现非易失性存储装置的高集成化,本发明的实用意义非常高。


图1是表示在本发明实施方式1所涉及的非易失性存储装置中使用的电阻变化元 件结构的剖面图。图2(a) (C)是表示在本发明实施方式1所涉及的非易失性存储装置中使用的 电阻变化元件制造过程的剖面图。图3是表示本发明实施方式1所涉及的非易失性存储装置结构的框图。图4是表示图3中的A部分结构(4位量的结构)的斜视图。图5是表示行选择电路·驱动器及列选择电路·驱动器具备的晶体管结构的剖面 图。图6是表示本发明实施方式1所涉及的非易失性存储装置具备的存储单元结构的 剖面图。图7是表示对字线及位线间施加了指定电压时,对介于这些字线及位线间的电阻 变化元件有效施加的电压和该电阻变化元件的电阻值之间关系的曲线图。图8是表示本发明实施方式1所涉及的非易失性存储装置动作例的时间图。图9是表示根据本发明实施方式1所涉及的非易失性存储装置的写入方法过程的 流程图。图10是表示根据本发明实施方式2所涉及的非易失性存储装置的写入方法过程 的流程图。图11 (a)及(b)是表示非易失性存储装置具备的电阻变化元件的电阻状态变化的 曲线图。图12(a)及(b)是表示将电阻变化元件重写100次时的电阻值分布的曲线图。图13是表示根据本发明实施方式3所涉及的非易失性存储装置的写入方法过程 的流程图。图14(a)及(b)是表示本发明实施方式3所涉及的非易失性存储装置动作例的时 间图。图15是表示因电阻变化元件单个的追加写入导致的电阻状态变化的曲线图。图16(a)是表示根据本发明实施方式4所涉及的非易失性存储装置的写入方法过 程的流程图,图16(b)是表示图16(a)中的写入步骤(S41)详细过程的流程图。图17是表示根据本发明实施方式5所涉及的非易失性存储装置的写入方法过程 的流程图。图18是表示本发明实施方式6所涉及的非易失性存储装置具备的多层交叉点存 储单元立体结构的斜视图。图19是表示本发明实施方式6中存储单元的电流-电压关系的曲线图。图20是表示本发明实施方式6所涉及的非易失性存储装置中·的存储单元阵列 结构的电路图。图21是表示将1个基本阵列面展开成单层结构后的等效电路的附图。图22是表示图20的存储单元阵列和其外围电路的电路图。
图23是表示本发明实施方式6所涉及的非易失性存储装置主要部分的电路图。图24是表示本发明实施方式6所涉及的非易失性存储装置整体结构的框图。图25是表示图20的存储单元阵列动作例的时间图。图26(a) (c)是可利用于本发明各实施方式中的各种存储单元的电路图。
具体实施例方式下面,一边参照附图,一边说明本发明优选的实施方式。(实施方式1)首先,说明本发明所涉及的实施方式1中的非易失性存储装置。[电阻变化元件的结构]图1是表示在本发明实施方式1所涉及的非易失性存储装置中使用的电阻变化型 非易失性存储元件(电阻变化元件)结构的剖面图。如图1所示,该电阻变化元件10具备 基板11 ;氧化物层12,形成于基板11之上;下部电极13,形成于氧化物层12之上;电阻变 化层14,形成于下部电极13之上;上部电极15,形成于电阻变化层14之上。下部电极13 及上部电极15和电阻变化层14电连接。还有,在本附图中,虽然作为电阻变化元件10,图 示出比下部电极13更靠下的层(基板11、氧化物层12),但是作为本发明所涉及的电阻变 化元件,只要至少具备下部电极13、电阻变化层14和上部电极15就可以。作为基板11,例如可以使用硅单晶基板或半导体基板。但是,并不限定于此。电阻 变化层14因为能够在比较低的基板温度下形成,所以还可以在树脂材料等之上形成电阻 变化层14。另外,下部电极13及上部电极15例如采用Au (金)、Pt (白金)、Ir (铱)、Pd (钯)、 Ag(银)、Ni (镍)、W(钨)、Cu(铜)及TaN(氮化钽)等之中的1个或多个材料来构成。电阻变化层14是包含下述金属氧化物的层,由第1钽氧化物层14a和第2钽氧化 物层14b叠层来构成,该金属氧化物根据对下部电极13及上部电极15间施加的电压脉冲 其电阻状态在低电阻状态和高电阻状态之间可逆地进行变化。这里,第1钽氧化物层14a 和第2钽氧化物层14b都不是绝缘体,且第2钽氧化物层14b的含氧率比第1钽氧化物层 14a的含氧率更高。还有,有关上述电阻变化元件的结构,不只是本实施方式1,在下述的实施方式2 至6中,也同样适用。[电阻变化元件的制造方法]如上构成的电阻变化元件10能够如下进行制造。图2(a) (C)是表示在本发明实施方式1所涉及的非易失性存储装置中使用的 电阻变化元件10制造过程的剖面图。首先,如图2 (a)所示,在作为单晶硅的基板11上,采用热氧化法形成厚度为200nm 的氧化物层12。然后,将作为下部电极13的厚度为IOOnm的Pt薄膜,采用溅射法形成于氧 化物层12上。随后,在下部电极13上,通过利用Ta靶的反应性溅射法形成第1钽氧化物 层 14a。这里,第1钽氧化物层14a的堆积能够在下述的条件下进行。也就是说,在溅射装 置内设置基板之后,对溅射装置内进行真空抽取,达到8X10_6Pa左右。然后,将钽作为靶,把功率设为1. 6kW,使氩气流过34sCCm,并使氧气流过21sCCm,把溅射装置内的压力保持为 0. 17Pa,实施20秒钟的溅射。借此,可以将电阻率为6mQcm且含氧率约为61at% (TaO16) 的第1钽氧化物层堆积30nm。接着,如图2(b)所示,对第1钽氧化物层14a的最表面进行氧化,来改良其表面。 通过该氧化处理,形成与第1钽氧化物层14a相比含氧率更高的第2钽氧化物层14b。随后,在第2钽氧化物层14b上,采用溅射法形成作为上部电极15的厚度为150nm 的Pt薄膜。还有,为了避免第2钽氧化物层14b在空气中被氧化,优选的是,上部电极15 的形成在堆积第2钽氧化物层14b后快速进行。最后,通过光致抗蚀剂过程,形成由光致抗 蚀剂而产生的图案16,通过干蚀刻,形成元件区域17 (参见图2(c))。这里,元件区域17例 如可以作为一边为0. 5 μ m的四方形状。[非易失性存储装置的结构]本实施方式的非易失性存储装置是交叉点型,在作为第1布线一例的字线和作为 第2布线一例的位线之间的交点(立体交叉点)上,使如上构成的电阻变化元件介入。根 据对该字线和位线之间施加的电压脉冲,电阻变化元件10其电阻状态在低电阻状态和高 电阻状态之间可逆地进行变化。下面,说明其结构的详细情况。还有,本实施方式非易失性存储装置的结构在下述的第2至第6实施方式中也同 样适用。图3是表示本发明实施方式1所涉及的非易失性存储装置结构的框图。另外,图 4是表示图3中的A部分结构(4位量的结构)的斜视图。如图3所示,本实施方式所涉及的非易失性存储装置100在半导体基板上具备存 储器主体部101,该存储器主体部101具备存储单元阵列102,如后所述来构成;行选择电 路·驱动器103,具备对存储单元阵列102具备的多条字线的各自施加指定电压所用的多 个晶体管(驱动用晶体管)103a ;列选择电路·驱动器104,同样具备对多条位线的各自施 加指定电压所用的多个晶体管(驱动用晶体管)104a;写入电路105,用来实施信息的写入; 读出放大器106,检测在选择位线中流动的电流量,进行数据“1”或者“0”的判别;数据输 入输出电路107,经由端子DQ,执行输入输出数据的输入输出处理。还有,行选择电路·驱 动器103及列选择电路 驱动器104分别是本发明所涉及的第1驱动电路及第2驱动电路 的一例。另外,行选择电路·驱动器103及列选择电路·驱动器104构成了从存储单元阵 列102至少选择一个电阻变化元件的本发明所涉及的选择电路。另外,非易失性存储装置100还具备地址输入电路108,获取从外部输入的地址 信号;控制电路109,根据从外部输入的控制信号,控制存储器主体部101的动作;基板偏压 电路110,用来将形成行选择电路·驱动器103所具备的晶体管103a及列选择电路·驱动 器104所具备的晶体管104a后的基板,按正向施加偏压。存储单元阵列102如图3及图4所示,具备字线WL0、WL1、WL2、…,相互平行地形 成于半导体基板上,是多条第1布线的一例;位线BL0、BL1、BL2、…,形成于这些字线WL0、 WLU WL2、…的上方,使之在与其半导体基板的主面平行的面内相互平行,而且与多条字线 WL0、WL1、WL2、…立体交叉,是多条第2布线的一例。另外,还设有多个存储单元Mill、M112、M113、M121、M122、M123、M131、M132、 M133、…(下面表述为“存储单元M111、M112、…”),对应于这些字线WL0、WL1、WL2、…及位线BL0、BL1、BL2、…的交点设置成矩阵状。这里,存储单元M111、M112、…相当于参照图1所说明的电阻变化元件10。但是, 在本实施方式中,这些存储单元Mill、M112、…如同参照图6在下面说明的那样具备电流 限制元件。还有,图3中的存储单元Mill、M112、…在图4中用符号120进行了表示。地址输入电路108从外部电路(未图示)获取地址信号,根据该地址信号将行地 址信号输出至行选择电路 驱动器103,并且将列地址信号输出到列选择电路 驱动器104。 这里,地址信号是表示多个存储单元Mill、M112、…之中要选择的特定存储单元之地址的 信号。另外,行地址信号是表示地址信号所示的地址之中的行地址的信号,列地址信号是表 示同样的列地址的信号。控制电路109在信息的写入周期中,按照输入到数据输入输出电路107中的输入 数据Din,将指示施加写入用电压的写入信号输出至写入电路105。另一方面,在信息的读 出周期中,控制电路109将指示读出动作的读出信号输出至列选择电路·驱动器104。行选择电路 驱动器103是具备对多条第1布线(这里是字线)的各自施加指定 电压的多个驱动用晶体管的第1驱动电路一例,获取从地址输入电路108所输出的行地址 信号,按照该行地址信号,选择多条字线WL0、W1、WL2、…之中的某一条,对其选择出的字线 施加指定电压。另外,列选择电路·驱动器104是具备对多条第2布线(这里是位线)的各自施 加指定电压的多个驱动用晶体管的第2驱动电路一例,获取从地址输入电路108所输出的 列地址信号,按照该列地址信号,选择多条位线BLO、BLU BL2、…之中的某一条,对其选择 出的位线施加写入用电压或读出用电压。还有,行选择电路·驱动器103及列选择电路·驱动器104构成了按照来自地址 输入电路108的信号从存储单元阵列102选择至少一个存储单元(电阻变化元件)的选择 电路。写入电路105是对由上述选择电路选择出的电阻变化元件供给写入用电信号的 写入电路一例,在获取到从控制电路109所输出的写入信号时,对行选择电路·驱动器103 输入信号,该信号指示对选择出的字线的电压施加;并且对列选择电路 驱动器104输出信 号,该信号对选择出的位线指示写入用电压的施加。另外,读出放大器106是通过检测由上述选择电路选择出的电阻变化元件的电阻 状态来读出该电阻变化元件中所存储的信息(“0”/ “1”)的读出电路一例,在信息的读出 周期中,检测在作为读出对象的选择位线中流动的电流量,进行数据“1”或“0”的判别。其 结果所得到的输出数据DO经由数据输入输出电路107,被输出至外部电路。基板偏压电路110可以通过控制形成行选择电路 驱动器103的P型阱及形成列 选择电路·驱动器104的P型阱的电位,对行选择电路·驱动器103具备的晶体管103a及 列选择电路·驱动器104具备的晶体管104a施加基板偏压电压。图5是表示行选择电路·驱动器103具备的晶体管103a(对于列选择电路·驱动 器104具备的晶体管104a来说也相同)结构的剖面图。若进一步说明详细情况,就是行选 择电路 驱动器103具备的晶体管103a是驱动用的晶体管(这里是NMOS晶体管),形成于 N型硅的基板11内所形成的第1导电型区域(这里是P型阱401a)内,包括和第1导电型极性相反的第2导电型(这里N型)的第1扩散区域(这里是与电源所连接的漏极402a)、 栅极绝缘膜403a、栅电极403b及第2导电型(这里是N型)的第2扩散区域(这里是与 字线WLn所连接的源极402b)。该P型阱401a和基板偏压电路110经由偏压线WLB进行 连接,通过基板偏压电路110经由偏压线WLB对该P型阱401a施加电压,就可以对晶体管 103a施加正向的基板偏压电压(对于作为N型扩散区域的漏极402a及源极402b成为正向 的电压,更为严格而言对于源极402b是正向的电压)。借此,晶体管103a的基板电位得到 控制。同样,列选择电路·驱动器104具备的晶体管104a是驱动用的晶体管(这里是 NMOS晶体管),形成于N型硅的基板11内,且形成于和基板偏压电路110经由偏压线BLB 所连接的P型阱401a内,包括和第1导电型极性相反的第2导电型(这里N型)的第1扩 散区域(这里是按一定电压所连接的漏极402a)、栅极绝缘膜403a、栅电极403b及第2导 电型(这里是N型)的第2扩散区域(这里是与位线BLn所连接的源极402b)。通过基板 偏压电路110经由偏压线BLB对该P型阱401a施加电压,就可以对晶体管104a施加正向 的基板偏压电压(对于作为N型扩散区域的漏极402a及源极402b成为正向的电压,更为 严格而言对于源极402b是正向的电压)。借此,晶体管104a的基板电位得到控制。还有,所谓“施加正向的基板偏压电压”意味着,对基板区域施加电压,以便形成着 晶体管的第1导电型基板区域(或者阱)和形成着该晶体管的源极及漏极(特别是源极) 的第2导电型扩散区域被按正向施加偏压,具体而言,在第1导电型基板区域是P型半导体 并且第1导电型扩散区域是N型半导体的情况下,是对第1导电型基板区域以第2导电型 扩散区域为基准施加正的电压,相反,在第1导电型基板区域是N型半导体并且第2导电型 扩散区域是P型半导体的情况下,是对第1导电型基板区域以第2导电型扩散区域为基准 施加负的电压。[存储单元的结构]图6是表示本发明实施方式1所涉及的非易失性存储装置具备的存储单元120结 构的剖面图。还有,在图6中,表示出图4的B部分中的结构。如图6所示,本实施方式所涉及的非易失性存储装置具备的各个存储单元120是 电阻变化元件和电流限制元件被串联连接后的1位量存储元件,介于作为铜布线的下部布 线122 (相当于图4中的字线WLl)和同样作为铜布线的上部布线121 (相当于图4中的位 线BLl)之间,由下部电极127、电流限制层126、内部电极125、电阻变化层124和上部电极 123按该顺序叠层来构成。这里,内部电极125、电阻变化层124及上部电极123分别相当于图1所示的电阻 变化元件10中的下部电极13、电阻变化层14及上部电极15。通过由按上下所配置的下部电极127及内部电极125挟持电流限制层126,来构成 电流限制元件(这里是双向二极管),是经由内部电极125和电阻变化层124串联连接的 负荷元件。该电流限制元件是一种以二极管为代表的元件,用来针对电压表示非线性的电 流特性。另外,该电流限制元件对于电压具有双向性的电流特性,其构成为按指定的阈值电 压Vf (以一个电极为基准例如是+IV以上或者-IV以下)进行导通。具体而言,可以使用 MSM(Metal Semiconductor Metal/ 金属-半导体-金属)二极管、MIN(Metal Insulator Metal/金属-绝缘体-金属)二极管及变阻器等。
[有关晶体管的尺寸]如上所述,在本实施方式中,将形成行选择电路 驱动器103及列选择电路 驱动 器104具备的晶体管103a及104a后的基板11的区域(P型阱401a)按正向施加偏压。借 此,可以使晶体管的接通电阻下降,并使对电阻变化元件供给的电压增大,其结果为,能够 可靠地进行电阻变化。根据该结构,不用增大行选择电路·驱动器103及列选择电路·驱 动器104的晶体管尺寸(特别是晶体管的栅极宽度),就可以实现良好的存储装置。下面, 在着重于这些晶体管的尺寸之后,对于本实施方式非易失性存储装置的特性进行说明。图7是表示在对字线及位线间施加了指定电压时,对介于这些字线及位线间的电 阻变化元件10有效施加的电压(下面为元件施加电压)和该电阻变化元件10的电阻值 (下面为元件电阻值)之间关系的曲线图。假定,选择各电阻变化元件10的电流限制元件(选择二极管)为接通状态(导通 状态),并且设为该电流限制元件的电阻非常小。在图7中,在驱动字线的行选择电路·驱动器103及驱动位线的列选择电路·驱 动器104具备的晶体管103a及104a的1边长度W为10. 9 μ m的情况下,将使电阻变化元 件10从低电阻状态向高电阻状态转变时(施加正电压时)的元件施加电压和元件电阻值 之间关系设为曲线Al,同样将使电阻变化元件10从高电阻状态向低电阻状态转变时(施加 负电压时)的元件施加电压和元件电阻值之间关系设为曲线A2。还有,这里所谓的正电压 设为以下部电极13为基准时对上部电极15施加的电压,所谓的负电压设为以上部电极15 为基准时对下部电极13施加的电压。还有,在这些曲线Al及曲线A2上,未实施本实施方式的那种基板偏压。另外,在上述晶体管103a及104a的1边长度W为0. 44 μ m的情况下,将使电阻变 化元件10从低电阻状态向高电阻状态转变时(施加正电压时)的元件施加电压和元件电 阻值之间关系设为曲线Bi,同样将使电阻变化元件10从高电阻状态向低电阻状态转变时 (施加负电压时)的元件施加电压和元件电阻值之间关系设为曲线B2。还有,在这些曲线Bl及曲线B2上,也未实施本实施方式的那种基板偏压。再者,虽然上述晶体管103a及104a的1边长度W和曲线Bl及曲线B2的情形相 同,但是将使用和上述本实施方式相同的偏压电压实施过基板偏压的场合的、使电阻变化 元件10从低电阻状态向高电阻状态转变时(施加正电压时)的元件施加电压和元件电阻 值之间关系设为曲线Cl,同样将使电阻变化元件10从高电阻状态向低电阻状态转变时(施 加负电压时)的元件施加电压和元件电阻值之间关系设为曲线C2。在表示按上面的条件实施后的结果的图7中,如同比较曲线Al及曲线Bl所判明 的那样,即便对存储单元施加同一电压,如果在晶体管103a及104a的尺寸小时,元件施加 电压仍变低。该状况在比较了曲线A2及曲线B2时也相同。其原因为,晶体管103a及104a 处于接通状态时的电阻值(接通电阻)与晶体管103a及104a的栅极宽度W成反比而变小, 在该栅极宽度W小时晶体管103a及104a的接通电阻增高,因此对晶体管103a及104a的 施加电压增大,分配给电阻变化元件10的电压减小。另外,若比较了上面的曲线Bl和曲线Cl,则判明,尽管对1边的长度相同的晶体管 103a及104a施加了同一电压,也可以通过实施本实施方式的基板偏压,使元件施加电压增 大。该状况在比较了曲线B2和曲线C2时也相同。其原因为,因为通过按正向施加基板偏压电压,阈值电压下降,还可以减低接通电阻,所以对晶体管103a及104a的施加电压减小, 分配给电阻变化元件10的电压增大。这样,通过实施本实施方式的基板偏压,就可以在不增大晶体管103a及104a尺寸 的状况下,使元件施加电压增大,其结果为,能够使电阻变化元件10的电阻值可靠地产生 变化。从而,不用增大具备该晶体管103a及104a的行选择电路 驱动器及列选择电路 驱 动器的尺寸,就可以实现非易失性存储装置的稳定动作。特别是,当使电阻变化元件10进行高电阻化(令其从低电阻状态转变为高电阻状 态)时,因为在其刚刚之前电阻变化元件10处于低电阻状态,所以按照电阻变化元件10的 电阻值和晶体管103a及104a的电阻值之间的分配关系,给电阻变化元件10本身分配的电 压减小。因而,本实施方式中的基板偏压在使电阻变化元件10从进行低电阻化(令其从高 电阻状态转变为低电阻状态)时起还进行高电阻化的情况下,作为更加可靠地对电阻变化 元件10施加电压的方法是有效。还有,若提高了基板偏压,则晶体管103a及104a的阈值电压下降,但是若过于提 高,则P型阱401a和在晶体管103a及104a的N型扩散区域上形成的PN接合二极管将接 通,从P型阱401a向字线及位线流入电流。通常,由于硅的PN 二极管的扩散电位是0. 7V 左右,因而阈值电压需要设定为0. 7V以下。更为具体而言,为了更加可靠地防止从P型阱 向电阻变化元件流入电流的现象,最好是0. 5V以下。上面对于晶体管103a及104a为NMOS晶体管的情形进行了说明,但是本发明当然 也可以使用PMOS晶体管。那种情况下,阱或晶体管扩散区域的导电型成为和NMOS晶体管 的情形相反的极性,对阱施加的基板偏压的极性也为相反的极性。[非易失性存储装置的动作]下面,对于写入信息时的写入周期及读出信息时的读出周期中本实施方式所涉及 的非易失性存储装置动作例,一边参照图8所示的时间图一边进行说明。图8是表示本发明实施方式1所涉及的非易失性存储装置动作例的时间图。还 有,这里表示,将电阻变化层为高电阻状态的情形以及为低电阻状态的情形分别分配成信 息“1”及信息“0”时的动作例。另外,为了说明的方便,只表示对于存储单元Mill及M122 进行信息写入及读出的情形。图8中的VP表示出,在由电阻变化元件和电流限制元件所构成的存储单元的电阻 变化中需要的脉冲电压。这里,最好VP/2<_值电压Vf的关系成立。原因是,可以抑制在 非选择的存储单元中寄生而流动的漏泄电流。其结果为,可以抑制给不需要写入信息的存 储单元供应的多余电流,能够更进一步谋求低消耗电流化。另外,还有对非选择存储单元的 无意且短时的写入(一般被称为串扰)得到抑制等的优点。另外,在图8中,用tW和tR分别表示出作为1次写入周期所要的时间的写入周期 时间和作为1次读出周期所要的时间的读出周期时间。在对存储单元Mill的写入周期内,对于偏压线WLB,根据来自写入电路105的信号 由基板偏压电路110供应偏压电压VB。其结果为,对形成行选择电路·驱动器103具备的 晶体管103a后的基板施加偏压电压VB。另外,还通过行选择电路 驱动器103对字线WLO 施加脉冲宽度tP的脉冲电压VP,并按照其定时,通过列选择电路·驱动器104对位线BLO 同样施加OV的电压。借此,施加在存储单元Mill中写入信息“1”时的写入用电压,其结果为,使存储单元Mill的电阻变化层高电阻化。也就是说,致使在存储单元Mill中写入了信 肩、1 O这样,通过由基板偏压电路110而产生的偏压电压VB的施加,将形成晶体管103a 后的基板按正向施加偏压,以此就可以降低该晶体管103a的阈值电压。因此,能够使对存 储单元Ml 11施加的电压增大,其结果为,可以使存储单元Ml 11的电阻变化层可靠地进行高 电阻化。接着,在对存储单元M122的写入周期内,对于偏压线BLB,根据来自写入电路105 的信号由基板偏压电路110供应偏压电压VB。其结果为,对形成列选择电路·驱动器104 具备的晶体管104a后的基板施加偏压电压VB。另外,还通过行选择电路·驱动器103对 字线WLl施加脉冲宽度tP的OV电压,并按照其定时,通过列选择电路 驱动器104对位线 BLl同样施加脉冲电压VP。借此,施加在M122中写入信息“0”时的写入用电压,其结果为, 使存储单元M122的电阻变化层低电阻化。也就是说,致使在存储单元M122中写入了信息 “0”。这种情况下,也通过由基板偏压电路110而产生的偏压电压VB的施加,将形成晶 体管104a后的基板按正向施加偏压,以此就可以降低该晶体管104a的阈值电压。因此,能 够使对存储单元M122施加的电压增大,其结果为,可以使存储单元M122的电阻变化层可靠 地进行低电阻化。这样,基板偏压电路110就在对由上述选择电路选择出的电阻变化元件通过写入 电路105供给写入用的电信号时,针对行选择电路 驱动器103及列选择电路 驱动器104 具备的晶体管103a及104a之中的至少一个,对形成该晶体管后的基板11内的P型阱401a 施加偏压电压,使之对于该晶体管的源极及漏极成为正向。在对存储单元Mill的读出周期内,通过行选择电路·驱动器103,对字线WLO施 加与写入时的脉冲相比振幅更小的脉冲电压,且比OV更大并比VPA更小的值的电压。另 外,还按照其定时,通过列选择电路 驱动器104,对位线BLO施加与写入时的脉冲相比振幅 更小的脉冲电压,且比VP/2更大并比VP更小的值的电压。借此,通过输出高电阻化后的存 储单元Mill的电阻变化层124的电阻值所对应的电流,由读出放大器106检测其输出电流 值,来读出信息“1”。接着,在对存储单元M122的读出周期内,对字线WLl及位线BLl施加和此前对存 储单元Mill的读出周期相同的电压。借此,通过输出低电阻化后的存储单元M122的电阻 变化层124的电阻值所对应的电流,由读出放大器106检测其输出电流值,来读出信息“0”。图9是表示本实施方式中作为非易失性存储装置100特征性动作的基板偏压过程 的流程图。这里,表示出根据本发明所涉及的非易失性存储装置的写入方法过程。控制电路109对于由地址输入电路108所确定的存储单元,判断是否实施写入周 期及读出周期的某一个(Sll)。在实施写入周期时(Sll中的是),通过将其意思指示给基 板偏压电路110及写入电路105,使之对于由选择电路(行选择电路 驱动器103及列选择 电路·驱动器104)选择出的至少一个存储单元(电阻变化元件),实施伴随基板偏压的写 入周期(S12)。另一方面,在实施读出周期时(Sll中的否),通过将其意思指示给基板偏压 电路110及读出放大器106,使之对于由选择电路(行选择电路·驱动器103及列选择电 路·驱动器104)选择出的至少一个存储单元(电阻变化元件),实施不伴随基板偏压的读出周期(S 13)。因此,在对构成由选择电路选择出的存储单元的电阻变化元件施加写入用的电压 脉冲时,按照在电阻变化元件中写入的信息(“1”/ “0”),针对行选择电路·驱动器103具 备的晶体管103a及列选择电路·驱动器104具备的晶体管104a的一个,对其形成晶体管 后的基板(在本实施方式中是P型阱401a)按正向施加偏压电压(例如0.3V)。通过这种 正向偏压电压的施加,晶体管的导通(ON)电阻减少,其结果为,更大的电压被施加给电阻 变化元件。这样,根据本实施方式,由于在对存储单元(电阻变化元件)的写入周期内,对形 成下述晶体管后的半导体基板(阱)按正向施加偏压电压,该晶体管构成选择存储单元的 选择电路,因而更大的电压被施加给电阻变化元件。其结果为,实施更为稳定的写入,不用 增大晶体管的栅极宽度,就可以使非易失性存储装置更为稳定地进行工作。(实施方式2)下面,说明本发明所涉及的实施方式2中的非易失性存储装置。在使用电阻变化元件的非易失性存储装置的场合,为了使电阻变化元件的电阻值 稳定地反复产生变化,在电阻变化元件电阻值处于初始电阻值(制作电阻变化元件之后首 次进行电压施加时的电阻值,换言之,制造电阻变化元件之后尚未施加电压脉冲时的电阻 值)的情况下,有时执行施加与通常写入时施加的电压相比更高的电压之处理(下面称为 “初始化处理”)。实施方式2是一种非易失性存储装置,通过由基板偏压电路而产生的偏压 电压的施加,将形成行选择电路·驱动器103及列选择电路·驱动器104具备的晶体管后 的基板按正向施加偏压,以此实现该初始化处理。还有,有关实施方式2非易失性存储装置的结构,由于和实施方式1的情形相同, 因而省略基本结构的说明。本实施方式的非易失性存储装置和在写入周期内实施基板偏压 的实施方式1的非易失性存储装置不同,只在初始化处理时实施基板偏压。下面,一边随时 参照图3 —边进行说明。如上所述,实施方式2的非易失性存储装置在初始化处理中,执行由基板偏压电 路110而产生的基板偏压。也就是说,在初始化处理中执行上述实施方式1中的写入处理。图10表示出,本实施方式中作为非易失性存储装置特征性动作的基板偏压过程 的流程图。这里,表示出根据本发明所涉及的非易失性存储装置的写入方法过程。控制电路109判断是否是对于由地址输入电路108所确定的存储单元的制造后第 一次写入(也就是初始化处理)(S21)。在判断为是初始化处理时(S21中的是),通过将其 意思指示给基板偏压电路110及写入电路105,使之对于由选择电路(行选择电路 驱动器 103及列选择电路·驱动器104)选择出的至少一个存储单元(电阻变化元件),实施伴随 基板偏压的写入周期(S22)。另一方面,在判断为不是初始化处理(是第二次以后的写入) 时(S21中的否),通过将其意思指示给基板偏压电路110及写入电路105,使之对于由选择 电路(行选择电路·驱动器103及列选择电路·驱动器104)选择出的至少一个存储单元 (电阻变化元件),实施不伴随基板偏压的写入周期(S23)。因此,可以使初始化处理中的元 件施加电压,比通常写入处理中的元件施加电压进一步增大,其结果为,可以实现其后电阻 变化的稳定化。图11 (a)及(b)是表示非易失性存储装置具备的电阻变化元件的电阻状态变化的曲线图,图11(a)和图11(b)分别表示出本发明实施方式2所涉及的非易失性存储装置具 备的电阻变化元件的电阻状态变化和不执行初始化处理时电阻变化元件的电阻状态变化。在图11(a)中,只在初始化处理时作为激励脉冲将-1.5V的电压对电阻变化元件 施加,在其后的写入处理中,作为高电阻化用的电压和作为低电阻化用的电压,交替反复施 加+1. 5V和-1. 0V。作为该激励脉冲供给的-1. 5V电压如同图8所示的“写入周期”的定时 那样,通过由基板偏压电路110而产生的偏压电压的施加,实施正向的基板偏压,以此来获 得。另一方面,在图11(b),不执行初始化处理,作为高电阻化用的电压和作为低电阻 化用的电压,交替反复施加1.5V和-1. IV。在初始化处理中,在由基板偏压电路110而产生的正向基板偏压下将激励脉冲供 给了电阻变化元件时如图11(a)所示,从初始化处理的时刻开始,对于高电阻状态及低电 阻状态的任一个,其电阻值都已稳定。与之相对,在不执行那种供给激励脉冲的初始化处理 时,如图11(b)所示,对于高电阻状态及低电阻状态的任一个,都必须在其电阻值稳定之前 重复20至30左右,供给电压脉冲。这样,因为在初始化处理时,将与通常写入时相比绝对值大的激励脉冲对存储单 元加以使用,所以通过使用基板偏压电路110实施正向的基板偏压,就能够立刻使电阻变 化元件的电阻变化稳定。因此,可以实现能稳定工作的非易失性存储装置。还有,本实施方式的非易失性存储装置虽然只在初始化处理时,才实施基板偏压, 但是除初始化处理之外,也可以和实施方式1相同,在通常的写入周期内也实施基板偏压。(实施方式3)下面,说明本发明所涉及的实施方式3中的非易失性存储装置。实施方式3是一种非易失性存储装置,在使之从低电阻状态向高电阻状态转变 时,通过由基板偏压电路而产生的偏压电压的施加来实施正向的基板偏压。还有,有关实施方式3非易失性存储装置的基本结构,由于和实施方式1的情形相 同,所以省略其说明。本实施方式的非易失性存储装置和在写入周期内电阻变化元件的高 电阻化(写入“1”)和低电阻化(写入“0”)的双方都实施基板偏压的实施方式1非易失性 存储装置不同,只在高电阻化时才实施基板偏压。下面,一边随时参照图3 —边进行说明。图12(a)及(b)是表示将电阻变化元件重写100次时的电阻值分布的曲线图,图 12(a)表示出作为高电阻化用的电压和作为低电阻化用的电压分别施加了 +1.4V和-1.3V 时的电阻值分布,图12(b)表示出作为高电阻化用的电压和作为低电阻化用的电压分别施 加了+1.8V和-1.3V时的电阻值分布。也就是说,在图12(a)及(b)中,低电阻化用的电压 为通用,另一方面,只是高电阻化用的电压不同,图12(b)与图12(a)相比电压变得更高。如图12(a)及(b)所示,低电阻状态下电阻变化元件的电阻值在任何情况下都比 较稳定。但是,高电阻状态下的电阻值在双方上不同,虽然在图12(a)中出现杂乱并且不稳 定,但是图12(b)和低电阻状态的情形相同已经稳定。因此,判明如果“高电阻化用的电压 /低电阻化用的电压(高电阻化用电压绝对值对低电阻化用电压绝对值之比)”的值较高, 则可以使高电阻状态下的电阻值稳定。本实施方式的非易失性存储装置由于只在施加高电阻化用的电压时,才通过由基 板偏压电路110而产生的偏压电压的施加来实施正向的基板偏压,使“高电阻化用的电压/低电阻化用的电压”的值增大,因而使高电阻状态下的电阻值稳定。图13是表示本实施方式中作为非易失性存储装置特征性动作的基板偏压过程的 流程图。这里,表示出根据本发明所涉及的非易失性存储装置的写入方法过程。控制电路109对于由地址输入电路108所确定的存储单元,判断是否进行高电阻 化(写入“1”)及低电阻化(写入“0”)的某一个(S31)。在进行高电阻化时(S31中的是), 通过将其意思指示给基板偏压电路110及写入电路105,使之对于由选择电路(行选择电 路 驱动器103及列选择电路 驱动器104)选择出的至少一个存储单元(电阻变化元件), 实施对行选择电路 驱动器103具备的晶体管103a的伴随基板偏压的写入周期(S32)。另 一方面,在进行低电阻化时(S31中的否),通过将其意思指示给基板偏压电路110及写入电 路105,使之对于由选择电路(行选择电路·驱动器103及列选择电路·驱动器104)选择 出的至少一个存储单元(电阻变化元件),实施不伴随基板偏压的写入周期(S33)。图14是表示本发明实施方式3所涉及的非易失性存储装置动作例的时间图。这 里,表示出对存储单元Mill写入信息“1”时(高电阻化时)及写入信息“0”时(低电阻化 时)的动作例。如图14(a)所示,在写入信息“1”时(高电阻化时),和参照图8在上面所说明的 实施方式1的情形相同。另一方面,如图14(b)所示,在写入信息“0”时(低电阻化时),和 图8不同,不实施由基板偏压电路110而产生的偏压电压VB的施加。也就是说,在低电阻 化时,要实施和以往的动作相同的动作。如上,由于在低电阻化时不实施由基板偏压电路110而产生的正向基板偏压,而 只在高电阻化时才实施,因而与完全不实施这种基板偏压的情形相比,可以使“高电阻化用 的电压/低电阻化用的电压”的值增大。因此,可以使高电阻状态下的电阻值稳定,能够实 现非易失性存储装置的稳定动作。还有,在本实施方式中,虽然只在高电阻化时实施基板偏压,但是除了本实施方式 中的基板偏压之外,还可以实施在实施方式2中所说明的那种初始化处理时的基板偏压。(实施方式4)下面,说明本发明所涉及的实施方式4中的非易失性存储装置。在因某种原因而写入处理失败时,通过实施重新写入同一信息的追加写入,使写 入处理完成。实施方式4在使用电阻变化元件的非易失性存储装置的情况下,在该追加写 入处理中,通过由基板偏压电路110而产生的偏压电压的施加,将形成晶体管后的基板按 正向施加偏压,施加与通常写入时施加的电压相比更高的电压,以此就能够使其后电阻变 化元件的电阻状态变化稳定。图15表示出电阻变化元件单个的写入特性一例。虽然重复了利用-1. 5V、+2. 3V 交替脉冲的低电阻化、高电阻化,但是在中途高电阻化失败。如图15所示,即便施加二次通 常使用于高电阻化的+2. 3V却仍是低电阻状态的原状,并且即便施加+2. 4V却仍是低电阻 状态的原状,但是若施加了 +2. 5V则和通常动作时相同进行高电阻化。因+2. 5V施加而高 电阻化成功之后,利用象通常一样的-1. 5V、+2. 3V交替脉冲进行电阻变化。在这样电阻变 化失败时,通过按比通常稍高的施加电压进行追加写入,就可以使电阻变化稳定化。因此,在实施方式4中,只在执行追加写入处理时,通过由基板偏压电路110而产 生的偏压电压的施加来实施正向的基板偏压,以此施加与通常写入时施加的电压相比更高的电压,使电阻变化元件的电阻状态变化稳定。还有,有关实施方式4非易失性存储装置的基本结构,由于和实施方式1的情形相 同,因而省略其说明。本实施方式的非易失性存储装置和在通常的写入周期内实施基板偏 压的实施方式1的非易失性存储装置不同,只在追加写入时才实施基板偏压。下面,一边随 时参照图3 —边进行说明。如上所述,实施方式4的非易失性存储装置在写入失败时执行的追加写入处理 中,执行由基板偏压电路110而产生的基板偏压。也就是说,在追加写入处理中,执行参照 图8在上面所述的实施方式1中的写入处理。图16(a)是表示本实施方式中作为非易失性存储装置特征性动作的基板偏压过 程的流程图。这里,表示出根据本发明所涉及的非易失性存储装置的写入方法过程。首先,控制电路109通过对写入电路105进行指示,使之对于由选择电路(行选择 电路·驱动器103及列选择电路 驱动器104)选择出的构成存储单元的电阻变化元件,实 施不伴随基板偏压的写入周期(S41)。接着,控制电路109通过读出放大器106读出其存储 单元中所保持的信息,判断(也就是验证)所读出的信息是否和刚刚之前的写入信息一致 (S42)。在其结果为,所读出的信息和刚刚之前的写入信息一致时(S42中的是),结束该 写入,而在所读出的信息和刚刚之前的写入信息不一致时(S42中的否),在来自控制电路 109的指示之下,选择电路(行选择电路·驱动器103及列选择电路·驱动器104)在做好 与刚刚之前所施加的写入用电压(字线的电位和位线的电压之差)相比只按预定的电压 (例如0. IV)使写入用电压进一步增加的准备之后(S43),控制电路109再次实施使用其写 入用电压的写入周期(S41)。下面,在写入成功(通过验证得以合格)之前,重复使写入用 电压增加的处理(S43)和再次的写入周期(S41)。图16(b)是表示图16(a)中的写入步骤(S41)详细过程的流程图。在写入中,控 制电路109判断是否是追加写入(S41a),在是追加写入时(S41a中的是),通过将其意思指 示给基板偏压电路110及写入电路105,使之实施伴随基板偏压的写入周期(S41b)。另一 方面,在不是追加写入(是初次的写入)时(S41a中的否),通过将其意思指示给基板偏压 电路110及写入电路105,使之实施不伴随基板偏压的写入周期(S41c)。因此,只有在对构成存储单元的电阻变化元件的写入失败之后,且对该电阻变化 元件进行追加写入时,才对于形成下述晶体管后的半导体基板(阱)按正向施加偏压电压, 该晶体管构成选择其存储单元的选择电路。若在追加写入之时执行了基板偏压,则如图7所示可以提高对电阻变化元件施加 的有效电压。也就是说,如图15所示获得和提高了追加写入时的施加电压相同的效果。这样,在写入处理失败之后执行的追加写入处理中,通过将下述追加写入脉冲施 加给电阻变化元件,就可以使其后电阻变化元件的电阻状态变化稳定,该追加写入脉冲是 通过由基板偏压电路110而产生的偏压电压的施加得到的。其结果为,可以实现能稳定工 作的非易失性存储装置。还有,本实施方式的非易失性存储装置虽然只在追加写入时实施基板偏压,但是 也可以和实施方式2相同,在初始化处理时也实施基板偏压。另外,本实施方式追加写入时的基板偏压除此之外,也可以和实施方式1相同,在高电阻化时及低电阻化时的双方实施基板偏压。另外,本实施方式追加写入时的基板偏压 除此之外,还可以和实施方式3相同,在高电阻化时实施基板偏压。(实施方式5)下面,说明本发明所涉及的实施方式5中的非易失性存储装置。在使用电阻变化元件的非易失性存储装置的场合,若反复执行了写入处理,则有 时从某次以后电阻变化元件不再进行电阻变化。为了将招致这种状况的事件防止于未然, 优选的是,在写入处理达到指定次数时,施加与通常写入时施加的电压相比更高的电压。通 过执行这种处理(下面称为“再生处理”),就可以实现非易失性存储装置的稳定工作。实施方式5是一种非易失性存储装置,通过由基板偏压电路而产生的偏压电压的 施加来实施正向的基板偏压,以此执行再生处理。还有,有关实施方式5非易失性存储装置的基本结构,由于和实施方式1的情形相 同,因而省略其说明。本实施方式的非易失性存储装置和在全部的写入周期内实施基板偏 压的实施方式1的非易失性存储装置不同,只在再生处理时才实施基板偏压。下面,一边随 时参照图3 —边进行说明。如上所述,实施方式5的非易失性存储装置在再生处理中,执行由基板偏压电路 110产生的正向基板偏压。也就是说,在再生处理中执行参照图8在上面所述的实施方式1 中的写入处理。这种再生处理例如在写入处理达到100万次时等实施了指定次数写入的情 况下才执行。图17是表示本实施方式中作为非易失性存储装置特征性动作的基板偏压过程的 流程图。这里,表示出根据本发明所涉及的非易失性存储装置的写入方法过程。控制电路109使用在内部具有的计数器,来判断对于由地址输入电路108所确定 的存储单元的写入处理是否达到了指定次数(例如100万次)(S51)。在判断为写入处理达 到了指定次数时(S51中的是),通过将其意思指示给基板偏压电路110及写入电路105,使 之对于由选择电路(行选择电路·驱动器103及列选择电路·驱动器104)选择出的至少 一个存储单元(电阻变化元件),实施伴随基板偏压的写入周期(S52)。另一方面,在判断 为写入处理未达到指定次数时(S51中的否),通过将其意思指示给基板偏压电路110及写 入电路105,使之对于由选择电路(行选择电路·驱动器103及列选择电路·驱动器104) 选择出的至少一个存储单元(电阻变化元件),实施不伴随基板偏压的写入周期(S53)。还 有,执行再生处理(基板偏压和写入)之后,控制电路109在将内部的计数器复位为零之 后,执行同样的处理(S51 S53)。这样,通过在再生处理中实施由基板偏压电路110产生的正向基板偏压,就可以 使再生处理中的元件施加电压,与通常的写入处理中的元件施加电压相比进一步增大,其 结果为,可以避免电阻变化元件不再进行电阻变化的状况。因此,可以实现能稳定工作的非 易失性存储装置。还有,本实施方式的非易失性存储装置虽然只在再生处理时实施基板偏压,但是 也可以和实施方式2相同,在初始化处理时也实施基板偏压。另外,再生处理既可以按每一存储单元计算写入次数并加以保持,只对写入次数 达到指定值后的存储单元加以实施,也可以计算对存储单元阵列102整体的写入次数并加 以保持,在写入次数达到指定值时,对构成存储单元阵列102的全部存储单元加以实施。
另外,本实施方式再生处理时的基板偏压除此之外,还可以和实施方式1相同,在 高电阻化时及低电阻化时的双方都实施基板偏压。另外,本实施方式再生处理时的基板偏 压除此之外,还可以和实施方式3相同,在高电阻化时实施基板偏压。另外,本实施方式再生处理时的基板偏压除此之外,还可以和实施方式4相同,在 追加写入时也实施基板偏压。(实施方式6)下面,说明本发明所涉及的实施方式6中的非易失性存储装置。通过将图3及图4所示的实施方式1所涉及的非易失性存储装置中的存储单元阵 列102按3维进行叠置,还可以实现多层化结构的非易失性存储装置。通过设置这样所构 成的多层化存储单元阵列,就能够实现超大容量非易失性存储装置。实施方式6是一种非 易失性存储装置,具备多层化存储单元阵列。图18是表示本发明实施方式6所涉及的非易失性存储装置具备的多层交叉点存 储单元立体结构的斜视图。如图18所示,位线及字线按上下方向交替配置,并且被那些位 线和字线之间的各自夹持来构成存储单元MC。也就是说,成为图4所示的单层交叉点存储 单元被叠置后的结构。图19是表示本发明实施方式6中存储单元的电流-电压关系的曲线图。在图19 中,横轴和纵轴分别表示出对位线_字线间施加的电压和在存储单元中流动的电流。另外, "LR单元”和“HR单元”分别代表存储单元是低电阻状态的情形和存储单元是高电阻状态的 情形。如图19所示,这里假设存储单元是低电阻状态(LR单元),则在电压上升并超过了 “2V”左右时,电流增加得较大。在电压还上升并接近了 “4V”时,存储单元的电阻值进行变 化成为高电阻状态(HR单元),电流减少得较大。另一方面,在电压下降到“-4V”左右以下 时,存储单元的电阻值进行变化成为低电阻状态(LR单元),电流增加得较大。这样,电阻变 化就在双向上发生。图20是表示本发明实施方式6所涉及的非易失性存储装置中的存储单元阵列200 结构的电路图。在图20中,将位线伸长的方向设为X方向,将字线伸长的方向设为Y方向, 将位线及字线的层重叠的方向设为Z方向。在图20中,位线BL按X方向伸长,形成为多个层(在图20中是5层),字线WL按 Y方向伸长,形成在位线之间的各层(在图20中是4层)上。而且,在存储单元阵列200中, 在位线BL和字线WL之间的交点位置上,各存储单元MC被该位线BL和该字线WL夹持来形 成。还有,为了附图的简单化,对于存储单元MC的一部分及字线的一部分,省略了图示。而且,在沿Z方向一致的各层每个位线BL群上,由和字线WL之间所形成的存储单 元MC,分别构成了基本阵列面0 3。在各基本阵列面0 3上,字线WL通用。在图20的 例子中,在各基本阵列面0 3上,存储单元MC按X方向和Z方向分别配置32个和8个。 另外,存储单元阵列200由按Y方向排列的4个基本阵列面0 3构成。但是,基本阵列面 上的存储单元的个数及按Y方向排列的基本阵列面的个数并不限定于此。而且,在各基本阵列面0 3上,偶数层的位线BL被共同连接(BL_eO BL_e3), 另外,奇数层的位线BL被共同连接(BL_oO BL_o3)。再者,全局位线GBL000 GBL003按Y方向伸长来形成。另外,在各基本阵列面 0 3上,分别设有第1选择晶体管201 204及第2选择晶体管211 214。在图20中,第1选择晶体管201 204及第2选择晶体管211 214由NMOS晶体管构成。第1选择晶体管201 204按照偶数层选择信号BLs_eO,来切换控制该基本阵列 面所涉及的全局位线GBL000 GBL003和在该基本阵列面上所共同连接的偶数层位线BL_ e0 BL_e3之间的电连接及非连接。第2选择晶体管221 224按照奇数层选择信号BLs_ o0,来切换控制该基本阵列面所涉及的全局位线GBL000 GBL003和在该基本阵列面上所 共同连接的奇数层位线BL_oO BL_o3之间的电连接及非连接。对这些第1选择晶体管201 204及第2选择晶体管211 214的基板,如下所 述通过基板偏压电路来施加偏压电压。采用该结构,实现了上述的多层交叉点结构。除此之外,还实现了使用位线BL及 全局位线GBL的分层位线方式。再者,在各基本阵列面0 3上,通过分别共同连接偶数层 的位线BL及奇数层的位线BL,而可以将用来实现分层位线方式的选择晶体管个数减少为2 个。因此,可以在不使布局面积增大的状况下,实现阵列尺寸小的存储单元阵列。图21是表示将1个基本阵列面展开成单层结构后的等效电路的附图。如图21所 示,可以判明,存储单元MC按8层量分别排列32个后的基本阵列面和存储单元MC按2层 量分别排列128个后的阵列等效,并且还能够分别共同连接偶数层的位线BL及奇数层的位 线BL。图22是表示图20的存储单元阵列200和其外围电路的电路图。在图22中,全局 位线译码器 驱动器222对全局位线GBL进行驱动控制。子位线选择电路223按照地址信 号AO Ax,来控制偶数层选择信号BLs_eO及奇数层选择信号BLs_oO。字线译码器 驱动 器221对各字线WL进行驱动控制。图23是表示本发明实施方式6所涉及的非易失性存储装置主要部分的电路图。如 图23所示,在实际的装置中,通过配置多个图20所示的存储单元阵列200,来构成存储单元 阵列300。在图23的例子中,存储单元阵列200配置了(n+1) X 16个。字线译码器·驱动 器301对各字线WL进行驱动控制,全局位线译码器 驱动器302对各全局位线GBL进行驱 动控制。子位线选择电路303按照地址信号AO Ax,来控制对各存储单元阵列200的偶数 层选择信号BLs_eO BLs_en及奇数层选择信号BLs_oO BLs_on。在全局位线译码器 驱动器302上,经由偏压线GLB,连接着基板偏压电路304。该 基板偏压电路304如上所述,是对形成下述两个选择晶体管后的基板施加偏压电压所用的 电路,该两个选择晶体管,一个切换控制基本阵列面所涉及的全局位线和在该基本阵列面 上所共同连接的偶数层位线之间的电连接及非连接,另一个切换控制基本阵列面所涉及的 全局位线和在该基本阵列面上所共同连接的奇数层位线之间的电连接及非连接。图24是表示本发明实施方式6所涉及的非易失性存储装置整体结构的框图。在 图24中,主要部分400相当于图23所示的结构。在图24中,地址输入电路311在消除周期、写入周期或者读出周期的期间,暂时 锁存来自外部的地址信号,将锁存后的地址信号输出至子位线选择电路303、全局位线译码 器 驱动器302及字线译码器 驱动器301。控制电路312接受多个输入信号,将表示消除 周期、写入周期、读出周期及备用时状态的信号,输出至子位线选择电路303、全局位线译码 器·驱动器302、字线译码器·驱动器301、写入电路314、读出电路316及数据输入输出电 路315,来作为与各自相应的信号。另外,控制电路312将消除周期、写入周期及读出周期时的消除、写入或者读出脉冲发生触发信号输出至写入脉冲发生电路313。写入脉冲发生电路 313在任意的期间(tp_E、tp_P、tp_R)发生消除周期、写入周期及读出周期内的各消除、写 入或者读出时间脉冲,输出至全局位线译码器·驱动器302及字线译码器·驱动器301。图25是表示图20的存储单元阵列200动作例的时间图。存储单元阵列200的动 作如图25所示,大致分为消除周期、写入周期、读出周期及备用这4个。首先,说明写入周期。在写入周期,选择出的存储单元的电阻变化型元件从高电阻 状态变化为低电阻状态,或者从低电阻状态变化为高电阻状态。首先,对选择出的全局位 线(在图25中是GBL000),施加写入电压Vw。对此外的非选择全局位线则不施加写入电压 Vw。另外,位线选择信号(偶数层选择信号及奇数层选择信号)之中,选择出的位线选择信 号(在图25中是BLs_eO)变化为电压Vsel。此外的非选择位线选择信号不进行变化。再 者,对偏压线GLB,通过基板偏压电路304施加偏压电压VB。在图20中,由于偶数层选择信号BLs_eO变化成电压Vsel,因而作为N型晶体管的 第1选择晶体管201 204接通。而且,由于对全局位线GBL000施加了写入电压Vw,因而 对基本阵列面0上所共同连接的偶数层位线BL_eO施加电压Vw。也就是说,位线BL_eO成 为选择位线。对此外的非选择位线则不施加电压Vw。然后,使选择字线(在图25中是WL00000)的电压从VO变化为0V。此外的非选择 字线则成为电压VO的原状。另外,因为通过对偏压线GLB施加偏压电压,形成下述第1选择晶体管201后的基 板就被按正向施加偏压,该第1选择晶体管201实施选择全局位线GBL000和选择位线BL_ eO之间的连接及非连接的切换控制,所以可以使该第1选择晶体管201的阈值电压下降。 因此,能够使对选择出的存储单元MC施加的电压增大,其结果为,可以使存储单元MC的电 阻变化层可靠地产生变化。在消除周期,基本的动作和写入周期相同,但是不同之处为,对选择出的存储单元 MC施加相反方向的电压Ve。也就是说,由于选择全局位线GBL000的电压是OV的原状,因 而在位线选择信号BLs_eO变化成电压Vsel时,选择位线BL_eO的电压成为0V。另一方面, 选择字线WL00000的电压从VO变化为消除电压Ve。其结果为,对选择位线BL_eO和选择字 线WL00000之间所夹持的存储单元MC施加与写入周期相反方向的电压Ve,因此,该存储单 元MC的电阻值进行变化。在读出周期,基本的动作与写入周期相同,但是不同之处为,对选择出的存储单元 MC施加比写入电压Vw更小的读出电压(Vr-VrO)。也就是说,由于选择全局位线GBL000的 电压变化为电压Vr,因而在位线选择信号BLs_eO变化成电压Vsel时,选择位线BL_eO的电 压成为Vr。另一方面,选择字线WL00000的电压从VO变化为VrO。其结果为,对选择位线 BL_eO和选择字线WL00000之间所夹持的存储单元MC施加电压(Vr-VrO),因此,该存储单 元MC的电阻变化型元件可以进行高电阻状态或者低电阻状态的读出。如上,在本实施方式中,对于形成下述第1选择晶体管201 204及第2选择晶体 管211 214后的基板的区域,由基板偏压电路304施加基板偏压电压,该第1选择晶体 管201 204切换控制全局位线和基本阵列面上偶数层的位线之间的连接及非连接,该第 2选择晶体管211 214切换控制全局位线和基本阵列面上奇数层的位线之间的连接及非 连接。因为通过这种基板偏压电压的施加,这些选择晶体管的阈值电压下降,并且导通(ON)电阻减少,所以对选择出的存储单元施加的电压增大,其结果为,致使构成存储单元的电阻 变化元件的电阻状态可靠地进行变化。还有,在本实施方式中,虽然对连接全局位线和各位线的选择晶体管实施了正向 的基板偏压,但是作为实施基板偏压之对象的晶体管,不限定于此,对本实施方式中的各种 驱动用晶体管,例如字线译码器·驱动器301、全局位线译码器·驱动器302及子位线选择 电路303中后部的驱动用晶体管,也可以实施正向的基板偏压。上面,对于本发明所涉及的非易失性存储装置及其写入方法,根据实施方式1 6 进行了说明,但是本发明并不限定为这些实施方式。在本发明中,还包括对各实施方式实施 由从业人员想到的各种变通而得到的方式,以及通过在不脱离本发明宗旨的范围内任意组 合各实施方式中的结构要件及功能来实现的方式。例如,在上述各实施方式中,虽然电阻变化层为钽氧化物层的叠层结构,但是本发 明并不限定于此,只要是引起电阻变化的层就可以。从而,例如电阻变化层既可以由钽氧化 物层的单层来构成,也可以不是钽氧化物层,而是铪氧化物层或者锆氧化物层等其他的金 属氧化物层。还有,优选的是,即便在这样使用铪氧化物层或者锆氧化层时,也成为含氧率 不同的第1氧化物层及第2氧化物层的叠层结构。另外,上述各实施方式能够适当组合。也就是说,例如也可以组合实施方式2和实 施方式5,在初始化处理及再生处理的两个处理中,实施由基板偏压电路110而产生的偏压 电压的施加。因此,能够实现可将稳定工作保持得较长的非易失性存储装置等。此外,例如 还可以组合实施方式2和实施方式6,具备多层交叉点存储单元的非易失性存储装置在初 始化处理时实施由基板偏压电路304而产生的偏压电压的施加。另外,上述各实施方式中的存储单元如图26(a)所示,包括电阻变化元件501,电 阻变化在双向上发生;双向二极管元件502,与该电阻变化元件501串联连接,是一种电流 限制元件。但是,作为本发明所涉及的存储单元,并不限定于此,也可以采用只由图26(b) 所示的那种单向型存储单元或者图26(c)所示的那种电阻变化元件所构成的无二极管存 储单元。产业上的可利用性本发明的非易失性存储装置作为个人计算机及便携式电话机等各种电子设备所 使用的存储装置等,特别是作为具有大存储容量的非易失性存储器,是有用的。符号说明
10电阻变化元件
11基板
12氧化物层
13下部电极
14电阻变化层
14a第1钽氧化物层
14b第2钽氧化物层
15上部电极
16光致抗蚀剂图案
17元件区域 25
100非易失性存储装置101存储器主体部102存储单元阵列103行选择电路·驱动器103a晶体管104列选择电路·驱动器104a晶体管105写入电路106读出放大器107数据输入输出电路108地址输入电路109控制电路110基板偏压电路120存储单元121上部布线122下部布线123上部电极124电阻变化层125内部电极126电流限制层127下部电极200存储单元阵列201 204第1选择晶体管211 214第2选择晶体管221字线译码器·驱动器222全局位线译码器·驱动器223子位线选择电路300存储单元阵列301字线译码器·驱动器302全局位线译码器·驱动器303子位线选择电路304基板偏压电路311地址输入电路312控制电路313写入脉冲发生电路314写入电路315数据输入输出电路316读出电路400主要部分CN 101946285 A说明
401aP型阱(P型扩散层)
402a第IN型扩散层区域(漏极)
402b第2Ν型扩散层区域(源极)
403a栅极绝缘膜
403b栅电极
501电阻变化元件
502双向二极管元件
BL位线
BLB、WLB、GLB 偏压线
GBL全局位线
Μ、MC存储单元
WL字线
权利要求
一种非易失性存储装置,其特征为,具备基板;多条第1布线,相互平行地形成于上述基板上;多条第2布线,形成于上述多条第1布线的上方,以使在与上述基板的主面平行的面内相互平行且与上述多条第1布线立体交叉;存储单元阵列,具备多个电阻变化元件,该多个电阻变化元件对应于上述多条第1布线及上述多条第2布线的立体交叉点来设置,介于上述第1布线和上述第2布线之间,根据对上述第1布线及上述第2布线间施加的电压的极性,电阻状态在低电阻状态和高电阻状态之间可逆地进行变化;选择电路,具备第1驱动电路和第2驱动电路,通过上述第1驱动电路及上述第2驱动电路从上述存储单元阵列中选择至少一个电阻变化元件,该第1驱动电路具备对上述多条第1布线施加指定电压的晶体管,该第2驱动电路具备对上述多条第2布线施加指定电压的晶体管;基板偏压电路,对形成有上述第1驱动电路及上述第2驱动电路所具备的上述晶体管的上述基板施加偏压电压;以及写入电路,对由上述选择电路选择出的电阻变化元件供给写入用的电信号;上述第1驱动电路及上述第2驱动电路具备的晶体管形成于上述基板内的第1导电型区域内,并具备与上述第1导电型极性相反的第2导电型的第1扩散区域、栅极以及上述第2导电型的第2扩散区域;上述基板偏压电路在对由上述选择电路选择出的上述电阻变化元件通过上述写入电路供给写入用的电信号时,针对上述第1驱动电路及上述第2驱动电路具备的晶体管之中的至少一方,对形成有该晶体管的上述基板内的第1导电型区域施加偏压电压,以便对于上述第1扩散区域及上述第2扩散区域成为正向。
2.如权利要求1所述的非易失性存储装置,其特征为,在由上述选择电路选择出的电阻变化元件的电阻值是作为从制造该电阻变化元件之 后尚未施加电压脉冲时的电阻值的初始电阻值的情况下,上述基板偏压电路施加上述偏压 电压。
3.如权利要求1或2所述的非易失性存储装置,其特征为,在使由上述选择电路选择出的电阻变化元件的电阻状态从低电阻状态向高电阻状态 产生变化的情况下,上述基板偏压电路施加上述偏压电压。
4.如权利要求1至3中任一项所述的非易失性存储装置,其特征为,在使由上述选择电路选择出的电阻变化元件的电阻状态产生变化的写入失败之后,并 且对该电阻变化元件进行追加写入的情况下,上述基板偏压电路施加上述偏压电压。
5.如权利要求1至4中任一项所述的非易失性存储装置,其特征为,在对由上述选择电路选择出的电阻变化元件的写入次数达到了指定次数的情况下,上 述基板偏压电路施加上述偏压电压。
6.如权利要求1至5中任一项所述的非易失性存储装置,其特征为, 上述基板内的第1导电型区域是上述基板上所形成的第1导电型阱,上述基板偏压电路对上述阱施加上述偏压电压。
7.如权利要求1至6中任一项所述的非易失性存储装置,其特征为,上述电阻变化元件包含金属氧化物,该金属氧化物根据对上述第1布线及上述第2布 线间供给的电压的极性,使电阻状态在低电阻状态和高电阻状态之间可逆地变化。
8.如权利要求1至6中任一项所述的非易失性存储装置,其特征为,上述多条第2布线是在与上述基板的主面平行的面内按X方向延伸,并在与上述基板 的主面垂直的Z方向上形成为多层的多条位线,上述多条第1布线是在与上述基板的主面平行的面内按与上述X方向正交的Y方向延 伸,并形成于上述位线间的各层上的多条字线,在上述多条位线和上述多条字线之间的各交点位置上,分别被该位线和该字线夹持来 形成上述电阻变化元件,在沿上述Z方向一致的每个位线群上所构成的、字线通用的多个基本阵列面按上述Y 方向排列进行配置,在上述各基本阵列面上,偶数层的位线被共同连接,且奇数层的位线被共同连接, 上述非易失性存储装置,还具备 全局位线;第1选择开关元件及第2选择开关元件,设置于上述各基本阵列面的每个上; 上述第1选择开关元件用来按照偶数层选择信号,切换控制该基本阵列面所涉及的全 局位线和在该基本阵列面上所共同连接的偶数层位线之间的电连接及非连接,上述第2选择开关元件用来按照奇数层选择信号,切换控制该基本阵列面所涉及的全 局位线和在该基本阵列面上所共同连接的奇数层位线之间的电连接及非连接,上述基板偏压电路还在写入用的电信号被供给到选择出的上述基本阵列面所共同连 接的偶数层或奇数层的位线时,对形成有上述第1选择晶体管及上述第2选择晶体管的基 板施加偏压电压。
9.一种对非易失性存储装置具备的电阻变化元件进行写入的写入方法,其特征为, 包含选择步骤,使用具备对多条第1布线施加指定的电压的晶体管的第1驱动电路和具备 对多条第2布线施加指定电压的晶体管的第2驱动电路,从具备多个电阻变化元件的存储 单元阵列,选择至少一个电阻变化元件,上述多个电阻变化元件被对应于上述多条第1布 线和上述多条第2布线之间的立体交叉点而设置在基板上,介于上述第1布线和上述第2 布线之间,并且电阻状态根据经由上述第1布线及上述第2布线供给的电压的极性,在低电 阻状态和高电阻状态之间可逆地变化;基板偏压步骤,对形成有上述第1驱动电路及上述第2驱动电路所具备的上述晶体管 的上述基板施加偏压电压;以及写入步骤,对在上述选择步骤中选择出的电阻变化元件供给写入用的电信号; 上述第1驱动电路及上述第2驱动电路具备的晶体管形成于上述基板内的第1导电型 区域内,并且具备与上述第1导电型极性相反的第2导电型的第1扩散区域、栅极以及上述 第2导电型的第2扩散区域;在上述基板偏压步骤中,在对由上述选择步骤选择出的上述电阻变化元件通过上述写入步骤供给写入用的电信号时,针对上述第1驱动电路及上述第2驱动电路具备的晶体管 中的至少一个,对形成该晶体管后的上述基板内的第1导电型区域施加偏压电压,以使对 于上述第1扩散区域及上述第2扩散区域成为正向。
10.如权利要求9所述的写入方法,其特征为,在上述基板偏压步骤中,在上述选择步骤中选择出的电阻变化元件的电阻值是作为从 制造该电阻变化元件之后尚未施加电压脉冲时的电阻值的初始电阻值的情况下,施加上述 偏压电压。
11.如权利要求9或10所述的写入方法,其特征为,在上述基板偏压步骤中,在使由上述选择步骤选择出的电阻变化元件的电阻状态从低 电阻状态向高电阻状态变化的情况下,施加上述偏压电压。
12.如权利要求9至11中任一项所述的写入方法,其特征为,在上述基板偏压步骤中,在使由上述选择步骤选择出的电阻变化元件的电阻状态产生 的写入失败之后,并且对该电阻变化元件进行追加写入的情况下,施加上述偏压电压。
13.如权利要求9至12中任一项所述的写入方法,其特征为,上述基板偏压步骤中,在对由上述选择步骤选择出的电阻变化元件的写入次数达到了 指定次数的情况下,施加上述偏压电压。
全文摘要
提供一种非易失性存储装置(100),可以实现稳定的动作,具备电阻变化元件。非易失性存储装置(100)具备存储单元(M111、M112、…),对应于多条字线(WL0、WL1、…)与多条位线(BL0、BL1、…)之间的立体交叉点来设置,根据电信号使电阻值可逆地变化;行选择电路·驱动器(103),具备对字线(WL0、WL1、…)施加指定电压的晶体管(103a);列选择电路·驱动器(104),具备对位线(BL0、BL1、…)施加指定的电压的晶体管(104a);基板偏压电路(110),对这些晶体管(103a、104a)的基板按正向施加偏压电压。
文档编号H01L49/00GK101946285SQ20098010535
公开日2011年1月12日 申请日期2009年12月16日 优先权日2008年12月18日
发明者东亮太郎, 村冈俊作, 青野邦年, 高木刚 申请人:松下电器产业株式会社
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