Devicesincludingfintransistorsrobusttogateshortsandmethodsof...的制作方法

文档序号:7205325阅读:175来源:国知局
专利名称:Devices including fin transistors robust to gate shorts and methods of ...的制作方法
技术领域
本发明的实施例一般来说涉及电子装置,且更具体来说,在某些实施例中涉及鳍 式晶体管。
背景技术
鳍式场效晶体管(finFET)经常围绕从衬底大体上垂直上升的鳍(例如,高且薄的 半导电部件)构建。通常,栅极通过沿鳍的一个侧保形地向上行进翻越顶部并沿鳍的另一 侧向下行进而跨越所述鳍。在一些实例中,所述栅极经安置倚靠所述鳍的侧且并不延伸翻 越顶部。一般来说,源极及漏极位于栅极的对置侧上,靠近鳍的两端。在操作中,通过选择 性地给栅极通电来控制穿过源极与漏极之间的鳍的电流。一些finFET包含通过侧壁间隔件过程形成的栅极。在此过程的一些版本中,通过 用保形、导电膜覆盖鳍且然后各向异性蚀刻所述导电膜来形成栅极。在所述蚀刻期间,比从 垂直表面快地从水平表面移除所述导电材料。因此,所述导电材料的一部分残留倚靠鳍的 垂直侧壁,由此形成栅极。此过程的优点为相对于经常经受对准及分辨率约束的通过光刻 图案化的栅极可形成相对窄的栅极。尽管通过侧壁间隔件过程形成栅极避免了一些过程问题,但其可引入其它失效机 制。鳍的侧壁经常成角度而非垂直,因为所述鳍通过小于完全各向异性的蚀刻而形成。这 些成角度的侧壁可使侧壁间隔件的过程窗口变窄,且在一些情况下使其闭合。所述角度使 邻近鳍的基底彼此更靠近地放置,且当保形膜沉积于此较窄间隙中时,所述膜的覆盖所述 邻近侧壁的部分可联合,因此在所述间隙中形成具有较大垂直厚度的膜。在所述间隙中所 述膜可变得如此厚以至于侧壁间隔件蚀刻不会移除邻近栅极之间的所有导电膜。所得导电 残余物可形成使邻近finFET短路且降低合格率的衍条。


图1到27图解说明根据本发明的实施例的制造过程;及图28到37图解说明根据本发明的实施例的另一制造过程。
具体实施例方式如图1所图解说明,制造过程以提供衬底102开始。衬底102可包含半导电材料, 例如,单晶或多晶硅、砷化镓、磷化铟或具有半导体特性的其它材料。另一选择为或另外,衬 底102可包含电子装置可构造于其上的非半导体本体,例如,塑胶或陶瓷工作表面等本体。 术语“衬底”囊括处于各个制造阶段的这些结构,且可包含任何包括半导电材料的材料,包 含未处理的整个晶片、部分处理的整个晶片、完全处理的整个晶片、经切割晶片的一部分或 经封装电子装置中的经切割晶片的一部分。在此实施例中,衬底102包含上部掺杂区104及下部掺杂区106。上部掺杂区104 及下部掺杂区106可经不同掺杂。举例来说,上部掺杂区104可包含η+材料且下部掺杂区106可包含ρ-材料。上部掺杂区104的深度在衬底102的一显著部分上可大体上均勻,例 如遍及存储器装置的阵列区域的一显著部分。上部掺杂区104及下部掺杂区106可通过植 入或扩散掺杂剂材料来掺杂。另一选择为,或另外,可在生长或沉积衬底102的全部或部分 期间掺杂这些区104或106中的一者或两者,例如在外延沉积半导电材料期间或在生长从 其割切晶片的半导电晶锭期间。如下文所阐释,上部掺杂区104可提供用于形成晶体管的 源极及漏极的材料且下部掺杂区106可提供用于形成所述晶体管的通道的材料。可在衬底102中形成深隔离沟槽108及浅沟槽110,如图2所图解说明。这些沟槽 108及110大体上可沿Y方向延伸。一个或一个以上浅沟槽110可插入于若干对深隔离沟 槽108之间。在一些实施例中,浅沟槽110可比上部掺杂区104深以分离随后形成的源极 及漏极。另外,深隔离沟槽108可比浅沟槽110深得多以隔离随后形成的晶体管。深隔离沟槽108及浅沟槽110可界定衬底102的若干尺寸。浅沟槽110具有小于 或大体上等于F(图案化所述深隔离沟槽的设备的分辨率,例如,光刻分辨率限制)的宽度 112。类似地,深隔离沟槽108可具有小于或大体上等于F的宽度114,且深隔离沟槽108可 与浅沟槽110间隔开小于或大体上等于F的宽度116。在一些实施例中,这些宽度112、114 及116中的一者或一者以上或全部小于或大体上等于3/4F,、1/2F或1/4F。沟槽108及110 以周期118重复,周期118在一些实施例中小于或大体上等于4F、2F或1F。深隔离沟槽108 及浅沟槽110可具有大体上矩形或梯形横截面,且在一些实施例中,其横截面可跨越沿Y方 向的某一距离(举例来说,跨越大于一个、两个、五个或多个晶体管长度的距离(例如,对应 于随后形成晶体管的最大尺寸的距离))大体上均勻。深隔离沟槽108及浅沟槽110可用各种电介质材料(例如(举例来说)高密度等 离子体(HDP)氧化物、原硅酸四乙酯(TEOS)或旋涂玻璃(SOG))部分地或完全地进行填充 以电隔离特征。另外,深隔离沟槽108或浅沟槽110可包含各种衬里材料(例如(举例来 说)氮化硅)以释放膜应力、改善粘附力或用作阻挡材料。在一些实施例中,在填充之前, 用选定以进一步隔离随后形成的晶体管的掺杂剂植入深隔离沟槽108的底部。接下来,形成缓冲区120,如图3所图解说明。可(例如)在炉中通过将衬底102暴 露于氧进行氧化物生长缓冲区120。另一选择为,或另外,可(例如)在化学气相沉积(CVD) 室中沉积缓冲区120。所图解说明的缓冲区120为经生长氧化物,因此,其主要安置于上部 掺杂区104的经暴露部分上。缓冲区120可具有小于300 A的厚度,例如在30 A与150 A之 间。在一些实施例中,缓冲区120可减少随后的膜及过程在上部掺杂区104或下部掺杂区 106中形成应力诱发的缺陷的可能性。可在缓冲区120上保形地形成终止区122,如图4所图解说明。终止区122可为氮 化物层,且其可具有小于1000 A的厚度,例如在100 A与500 A之间。如下文所阐释,在一些 实施例中,终止区122在过程穿透上部掺杂区104之前可用作蚀刻或CMP终止(例如,其可 使蚀刻或化学机械平面化(CMP)过程缓慢)。另外,在一些实施例中,过渡到终止区122可 预示停止这些过程中的一者的适当时间。接下来,可在终止区122上形成下部牺牲区124,如图5所图解说明。在一些实施 例中,下部牺牲区124为由多晶硅制成的具有在200 A与5000 A之间(例如,在500 A与 3,000 A之间)的厚度的毯覆膜。如下文所阐释,来自此区124的材料可形成侧壁间隔件形 成于其上的大体上垂直面。
如图6所图解说明,可在下部牺牲区124上形成上部牺牲区126。在此实施例中, 上部牺牲区126由不同于下部牺牲区124的材料制成以方便在随后步骤期间选择性地移除 上部牺牲区126。上部牺牲区126可由各种材料制成,例如氧化物,且其可具有在200 A与 3000 A之间(例如,在500 A与1500 A之间)的厚度。另外,或另一选择为,在一些实施例 中,可在上部牺牲区126上形成无定形碳遮蔽层。在其它实施例中,在遮蔽区中的上部牺牲 区126可省略,此并非暗示本文中所论述的其它特征中的任一者也不可省略。接下来,在上部牺牲区126上形成鳍掩模128,如图7所图解说明。鳍掩模128可 通过各种光刻系统来图案化,例如光刻系统、电子束系统或纳米压印系统。在一些实施例 中,使用具有其波长为193nm的光源的光刻系统形成鳍掩模128。鳍掩模128包含具有宽度 130的暴露区及具有宽度132的遮蔽区。在一些实施例中,宽度130及132彼此大体上相 等且每一者大体上等于1F。鳍掩模128可以大体上等于2F的周期134重复。暴露区及遮 蔽区可彼此大体上并行且大体上垂直于深隔离沟槽108及浅沟槽110两者。另外,在一些 实施例中,所述暴露区及所述遮蔽区在沿X方向的一显著距离上可具有大体上均勻的横截 面,例如在对应于五个或多于五个晶体管的距离上。在一些实施例中,将鳍掩模128沉积在 衬底102的阵列部分中且不延伸到衬底102的外围部分中。如下文所阐释,鳍掩模128大 体上可界定随后形成的鳍、隔离沟槽及栅极的位置及间隔。在某些实施例中,与一些常规过程相比,鳍掩模128具有相对大的对准限度。衬底 102上的许多现有结构(例如深隔离沟槽108及浅沟槽110)沿Y方向大体上均勻。因此, 在一些实施例中,掩模128可沿Y轴稍微移位,或错位,此对晶体管的最终形状没有显著影 响。类似地,由于掩模128沿X方向大体上均勻,因此掩模128的沿X方向的一定错位是可 接受的。相信增加对准限度将增加合格率且降低成本。接下来,可形成前驱物沟槽136,如图8所图解说明。通过蚀刻衬底102的未被鳍 掩模128保护的区来形成前驱物沟槽136。因此,前驱物沟槽136的形状通常可与鳍掩模 128的形状互补。所述蚀刻可为各向异性等离子体蚀刻,且其可移除暴露区下方的上部牺 牲区126及下部牺牲区124的一显著部分或全部。所述蚀刻可在终止区122上或其附近停 止。在一些实施例中,蚀刻期间产物气体的化学组成的变化可预示蚀刻已到达终止区122 的时间或可对所述蚀刻定时。在形成于前驱物沟槽中之后,可移除鳍掩模128,如图9所图解说明。可通过各种 技术来移除鳍掩模128,包含在炉中或等离子体蚀刻室中将鳍掩模128暴露于氧。接下来,可形成间隔件138,如图10所图解说明。所图解说明的间隔件138为沉 积于衬底102上的大体上保形(例如,当施加时在水平及垂直结构上具有大体上均勻厚度 的材料)氧化物。在一些实施例中,间隔件138可为与上部牺牲区126相同的材料,但为不 同于下部牺牲区124的材料。间隔件138可具有大体上大于或等于1/16F、1/8F或1/4F的 厚度140。间隔件138使前驱物沟槽136的宽度142变窄到大体上小于或等于1F、3/4F或 1/2F的宽度。如下文所阐释,此较窄宽度142可大体上界定随后形成的鳍的宽度。在形成间隔件138之后,可蚀刻衬底102,如图11所图解说明。所述蚀刻可为沿Z 轴的大体上各向异性等离子体蚀刻,从而导致从水平表面移除间隔件材料138。举例来说, 前驱物沟槽136的底部中的牺牲区126的部分及上部牺牲区126上方的间隔件138的部分 两者。移除此材料可形成侧壁间隔件,所述侧壁间隔件可在所述蚀刻进展以形成行间沟槽144时进一步担当掩模。所述蚀刻可穿透终止区122、缓冲区120、上部掺杂区104及下部掺 杂区106。在一些实施例中,所述蚀刻可比浅沟槽110深但不如深隔离沟槽108深。所述 蚀刻可界定大体上笔直及大体上平行的行间沟槽144,行间沟槽144在沿X方向的一显著 距离上具有大体上均勻的横截面,例如大于五个晶体管的距离。行间沟槽144可具有大体 上等于或小于1F、3/4F或1/2F的宽度146。在一些实施例中,行间沟槽144可在1000 A与 10,000 A之间深,例如在2000 A与5000A之间。在随后步骤期间,行间沟槽144可大体上 界定安置于邻近晶体管行之间的电介质的形状及位置。接下来,可在行间沟槽144中形成外衬里146,如图12所图解说明。所图解说明的 外衬里146可为生长于上部掺杂区104及下部掺杂区106的暴露部分上的氧化物。在其它 实施例中,可通过此项技术中已知的方法沉积外衬里146。所述衬里可具有小于150A的厚 度,例如20A到7GA,且在一些实施例中,其可保护上部掺杂区104及下部掺杂区106免于 应力诱发的缺陷。如图13所图解说明,可在衬底102上形成内衬里148。内衬里148可为沉积在衬 底102上的氮化物层。内衬里148可具有小于200 A的厚度,例如在30 A与100 A之间。在 一些实施例中,可在内衬里148上形成另一衬里,例如具有在100 A与300 A之间的厚度的 TEOS衬里。接下来,可在衬底102上形成行间电介质150,如图14所图解说明。行间电介质 150可由各种电介质材料制成或包含各种电介质材料,例如旋涂电介质(SOD)。在一些实施 例中,可通过加热衬底102来稠密化SOD行间电介质150以从行间电介质150驱动挥发性 化合物。在稠密化期间,衬里146或148中的一者或一者以上可减轻来自收缩行间电介质 150的否则可在衬底102中导致晶面的滑移或错位的膜应力。如图15所图解说明,可在形成行间电介质150之后移除衬底102的顶部部分。在 一些实施例中,通过在下部牺牲区124上或在其中停止的CMP过程移除所述顶部部分。可 通过在过渡到下部牺牲区124中期间出现的现象指示所述CMP过程到达终点。此种现象的 实例包含衬底102的光学特性(例如,色彩或反射率)的改变、废料的化学特性(例如,废 浆中的化合物)的改变或衬底102的机械特性(例如,滑动摩擦)的改变。另一选择为,或 另外,可通过在下部牺牲区124上或在其中停止的蚀刻来移除衬底102的顶部部分。此步骤暴露用于移除的下部牺牲区124,以便可在其位置中形成侧壁间隔件,如 下文所阐释。在一些实施例中,通过通常对制成下部牺牲区124的材料有选择的湿式蚀刻 来移除下部牺牲区124,例如通常对多晶硅有选择的湿式蚀刻,例如氢氧化四甲铵(TMAH) 蚀刻。通过移除下部牺牲区124所留下的间隔可具有通常与鳍掩模128的遮蔽区的宽度 132(图7)对应(例如,大体上等于或成比例)的宽度152。间隔件138的垂直、暴露表面 可提供在其上可形成侧壁间隔件以定位及定形栅极及鳍的表面。接下来,可在衬底102上形成另一间隔件154,如图17所图解说明。此间隔件154 可由不同于早期间隔件138、内衬里148、行间电介质150及终止区122的材料制成。在一些 实施例中,第二间隔件154由与下部牺牲124相同的材料制成,例如多晶硅。间隔件154可 为在衬底102上沉积到在i00人与1000人之间(例如,在200 A与600人之间)的厚度156 的大体上保形膜。在一些实施例中,厚度156可大于、小于或大体上等于1/8F或1/4F,且间隔件154可界定间隙158,其具有大体上小于或等于1/4F、1/2F或IF的宽度160。如下文 所阐释,厚度156可大体上界定随后形成的栅极的宽度且宽度160可大体上界定随后形成 的鳍的宽度。如图18所图解说明,可各向异性蚀刻第二间隔件154以形成侧壁间隔件。所述蚀 刻可在等离子体蚀刻室中执行,且其通常可从水平表面移除间隔件154的一显著部分或全 部同时留下安置于垂直表面上的间隔件154的一显著部分。所述蚀刻可在终止区122、缓冲 区120或上部掺杂区104上或在其中停止。在蚀刻间隔件154之后,可在衬底102上形成另一牺牲区162,如图19所图解说 明。所图解说明的牺牲区162可为沉积到在100A与1000A之间(例如,在2G0A与600A 之间)的厚度的氧化物。牺牲区162可部分地、大致或完全地填充空隙158。在一些实施 例中,牺牲区162可为不同于第二间隔件154的材料以方便选择性地移除通过第二间隔件 154形成的间隔件。接下来,可移除衬底102的顶部部分,如图20所图解说明。可通过各种过程来移 除所述顶部部分,包含蚀刻或CMP。在一些实施例中,抛光衬底102直到暴露从第二间隔件 154形成的侧壁间隔件的顶部部分。如图21所图解说明,从衬底102移除第二间隔件154。可通过蚀刻移除第二间隔 件154,例如通常对制成第二间隔件154的材料有选择的湿式蚀刻。举例来说,在其中第二 间隔件154由多晶硅制成的实施例中,可通过TMAH湿式蚀刻来移除第二间隔件154。接下来,蚀刻可从衬底102的通过移除第二间隔件154所暴露的部分移除材料,如 图22所图解说明。所述蚀刻可形成栅极沟槽164、鳍行166及绝缘突出部168。栅极沟槽 164可每一者安置于鳍行166中的每一者与绝缘突出部168中的每一者之间。衬底102针 对每一鳍行166及每一绝缘突出部168可包含两栅极沟槽164。所图解说明的栅极沟槽164 安置于鳍行166与绝缘突出部168之间。在所图解说明的实施例中,所述蚀刻不会从行间 电介质150移除材料,且绝缘突出部包含夹在上部掺杂区104及下部掺杂区106的两个部 分之间的行间电介质150。在其它实施例中,尽管所述蚀刻可消耗上部掺杂区104及下部掺 杂区106的这些部分,但来自行间电介质150的材料可界定栅极沟槽164的部分。可通过蚀刻进入衬底102 500 A与4000 A之间(例如,在1300 A到2500 A之间)
的大体上各向异性蚀刻来形成特征164、166及168。栅极沟槽164、鳍行166及绝缘突出 部168可大体上笔直且跨越沿X方向的一显著距离具有大体上均勻的横截面形状,例如跨 越大于五个晶体管的距离。结构164、166及168可彼此大体上平行且大体上垂直于浅沟槽 110及深隔离沟槽108。栅极沟槽164、鳍行166及绝缘突出部168可分别具有宽度170、172 及174,所述宽度大体上等于或小于1/4F、1/2F或1F。在一些实施例中,栅极沟槽164、鳍行 166及绝缘突出部168的图案可以大体上等于或小于3F、2F或3/2F的周期176重复。接下来,通过CMP平面化衬底102,如图23所图解说明。在一些实施例中,CMP可 移除牺牲区162及衬里138的残留部分,且在一些实施例中,其也可移除行间电介质150、内 衬里148及终止区122的顶部部分。所述平面化可在终止区122上或在其附近停止。在一 些实施例中,在平面化之后,可清洁衬底102以移除CMP浆残余物。在一些实施例中,可在 不将衬底102暴露于氢氟酸的情况下清洁衬底102,所述氢氟酸因优先地蚀刻上部掺杂区 104及下部掺杂区106的某些晶体定向而可形成凹坑。
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如图24所图解说明,可在栅极沟槽164中形成栅极电介质178。在一些实施例中, 可通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积栅极电介质178,或可通过(举例来 说)将衬底102暴露于氧来生长栅极电介质178。栅极电介质178可由各种电介质材料制 成,例如氧化物(例如,二氧化硅)、氧氮化物或高介电常数材料,如二氧化铪、二氧化锆及 二氧化钛。在一些实施例中,栅极电介质178可具有小于300人的厚度,例如在30 A与150 A 之间。接下来,可在衬底102上形成栅极材料180,如图25所图解说明。所述栅极材料可 为各种导电材料中的一者或一者以上,例如经掺杂多晶硅、钨、钛、氮化钛或其它适当材料, 且其可通过各种过程来形成,例如物理气相沉积(PVD)或CVD。在形成栅极材料180之后,可从衬底102移除栅极材料180的顶部部分,如图26 所图解说明。可通过各种过程移除栅极材料180,例如CMP、等离子体蚀刻、湿式蚀刻或其组 合。在一些实施例中,使栅极材料180凹入大体上小于或等于1000 A (例如,在200 A与 500 A之间)的距离182。距离182可允许栅极材料180的顶部高于上部掺杂区104的底 部,即,栅极材料180可与上部掺杂区104至少部分地重叠。在一个实施例中,使栅极材料 180凹入到栅极沟槽164中形成栅极184及186。栅极184及186可安置于鳍行166的相 对侧上,且所图解说明的栅极184及186可通过绝缘突出部168与邻近栅极184或186电 隔罔。所图解说明的栅极184及186可比一些常规设计中的栅极彼此短路的可能性小。 在一个实施例中,绝缘突出部168界定栅极沟槽164的一部分(例如,大约一半),由此形 成沿至少一个方向(例如,最靠近的邻近鳍行166的方向)绝缘的沟槽164。因此,通过使 栅极材料180凹入到预隔离的栅极沟槽164中形成所图解说明的栅极184及186。相信此 实施例的栅极184及186比常规设计的栅极短路的可能性小,常规设计经常包含在大体上 界定栅极的形状之后隔离的栅极。换句话说,在一些常规设计中,栅极至少部分地确定栅极 间电介质的形状,而在所图解说明的实施例中,栅极之间的绝缘结构(即,绝缘突出部168) 的形状至少部分地确定栅极184及186的形状。在一些实施例中相信此将增加绝缘突出部 168的效用,因为绝缘突出部168在栅极184及186形成之前阻隔栅极184与186之间的路 径。所图解说明的鳍行166中的每一者可与邻近栅极184及186协作以形成多个晶 体管188。图27图解说明了晶体管188的部分的形状,其图解说明单个晶体管188的半导 电部分的形状。所图解说明的晶体管188包含从基底192上升的鳍190。所图解说明的鳍 190包含末端部分,其具有通过大体上U形空隙198分离的两个支腿194及196。在此实施 例中,空隙198通过浅沟槽110形成且空隙198延伸低于上部掺杂区104的深度。所图解 说明的支腿194及196包含上部掺杂区104及下部掺杂区106的顶部部分两者。所图解说 明的鳍190还包含两个相对侧200及202,所述相对侧可彼此大体上平行,相对于彼此大体 上成角度,或相对于彼此大体上弯曲。鳍188的边缘204及206可大体上垂直于侧200及 202且大体上彼此平行,相对于彼此大体上成角度或相对于彼此大体上弯曲。在操作中,两个支腿194及196可用作源极及漏极,且晶体管188可根据栅极184 及186(图26)的电压选择性地控制所述源极与所述漏极之间的电流流动。当接通时,所图 解说明的晶体管188建立由箭头208所表示的大体上垂直通道,箭头208图解说明源极与漏极之间的电流流动。可通过源自两个栅极184及186的电场建立通道208。可根据各种 模式给栅极184及186通电通常可同时给栅极184及186两者通电;可给一个栅极184及 186通电,但不给另一个通电;或可彼此独立地给栅极184及186通电。在一些实施例中, 栅极184及186可部分地或完全地围绕鳍行166,例如栅极184及186可连接在鳍行166的 一个端或两个端处。所图解说明的晶体管188可称作双栅极晶体管或多栅极晶体管,因为 其在邻近每一侧壁200及202处具有栅极184及186。先前所描述的实施例通过参照图7所描述的单个光刻步骤来形成沿X方向延伸的 结构,即,鳍行166、栅极184及186以及绝缘突出部168。其它实施例可通过两个或多于两 个光刻步骤但较少总步骤来形成这些结构166、184及186。图28到37图解说明此制造过 程的实例。如下文所阐释,此实施例与上文所述实施例相比包含较少过程步骤,但包含一个 额外光刻步骤。如图28所图解说明,此实施例以提供衬底210开始。衬底210可初始地经受上文 参照图1及2所描述的过程。因此,衬底210可包含上部掺杂区104、下部掺杂区106、深隔 离沟槽108及浅沟槽110。在这些特征的顶部上,可形成第一鳍掩模212。第一鳍掩模212 可由光致抗蚀剂制成,或其可为硬掩模。第一鳍掩模212可通过上文所述的光刻系统或次 光刻技术中的任一者来图案化,例如抗蚀剂回流、掩模底切或经由侧壁间隔件的间距倍增。 在一些实施例中,第一鳍掩模212大体上界定具有宽度214的暴露区及具有宽度216的遮 蔽区。在某些实施例中,这些宽度214及216大体上相等且每一者大体上等于或小于1F。 第一鳍掩模212可以大体上等于或小于2F的周期218重复。所图解说明的暴露区及遮蔽 区大体上笔直、大体上平行于相邻掩模结构及大体上垂直于深隔离沟槽108及浅沟槽110 两者。第一鳍掩模212的暴露区及遮蔽区可跨越沿X方向的一显著距离具有大体上均勻的 横截面,例如大于五个晶体管的距离。接下来,蚀刻行间沟槽220,如图29所图解说明。可通过大体上各向异性等离子体 蚀刻来蚀刻行间沟槽220,且其可延伸到衬底210中大于浅沟槽108的深度但不如深隔离沟 槽110深的距离。在其它实施例中,行间沟槽220可大体上如深隔离沟槽110那么深或比 深隔离沟槽110深。可通过场隔离植入(未显示)对行间沟槽220的底部进行植入以隔离 随后形成的晶体管。如图30所图解说明,在蚀刻行间沟槽220之后,可移除第一鳍掩模212,且行间电 介质222可形成于行间沟槽220中。在一些实施例中,可通过CVD、ALD、旋涂电介质或其它 适当过程及材料形成行间电介质222。行间电介质222可为氧化物,例如上文所述的氧化物 中的一者,且在一些实施例中,其可包含邻近上部掺杂区104及下部掺杂区106的薄氧化物 衬里及在氧化物衬里与行间电介质222的剩余部分之间的氮化物衬里两者。在一些实施例 中,行间电介质222经沉积而具有覆盖层,所述覆盖层通过CMP或蚀刻移除以大体上平面化 衬底210的表面。接下来,如图31所图解说明,可形成第二鳍掩模224。第二鳍掩模224可相对于 第一鳍掩模212错位距离225,所述距离225大体上等于第一鳍掩模212的周期218的一 半。举例来说,第一鳍掩模224的遮蔽区的中点可与第二鳍掩模212的遮蔽区的中点分离 距离225。另外,第二鳍掩模224的遮蔽区的中点可大体上落在第一鳍掩模212的遮蔽区 的边缘上或其附近,如第二鳍掩模224相对于行间沟槽220中的行间电介质222的边缘的位置所图解说明。第二鳍掩模224可大体上界定具有宽度226的暴露区及具有宽度228的 遮蔽区。这些特征可以周期230重复。在一些实施例中,周期230大体上等于第一鳍掩模 212的周期218。所述遮蔽区的宽度228可大体上等于或小于1F、1/2F或1/4F。在某些实 施例中,第二鳍掩模224的遮蔽区的宽度为第一鳍掩模212的遮蔽区的宽度216的一部分, 例如大体上等于或小于宽度216的1/4或1/2。第二鳍掩模224的暴露区及遮蔽区可大体 上笔直,大体上平行于相邻掩模结构,大体上平行于行间电介质222,及大体上垂直于深隔 离沟槽108及浅沟槽110两者。第二鳍掩模224可跨越沿X方向的一显著的距离具有大体 上均勻的横截面,例如大于五个晶体管的距离。可通过各种技术形成第二鳍掩模224。举例来说,在一些实施例中,第二鳍掩模 224由用光刻系统图案化的光致抗蚀剂制成。在其它实施例中,通过使通过光刻界定的掩 模间距倍增来形成第二鳍掩模224。举例来说,可通过用安置于所图解说明的第二鳍掩模 224的大致每隔一遮蔽区之间的遮蔽区图案化前驱物掩模且然后将第二鳍掩模224形成为 所述前驱物掩模的侧上的侧壁间隔件来形成第二鳍掩模224。接下来,在第二鳍掩模224的侧上形成侧壁间隔件232,如图32所图解说明。可 通过在衬底210上沉积毯覆膜且然后各向异性地蚀刻所述膜来形成侧壁间隔件232。在一 些实施例中,侧壁间隔件232可由碳制成,且其可具有大体上等于或小于1F、1/2F或1/4F 的宽度234。侧壁间隔件232可界定具有宽度236的间隙,宽度236大体上等于或小于1F、 1/2F 或 1/4F。接下来,可移除第二鳍掩模224且可在衬底210中蚀刻栅极沟槽238,如图33所图 解说明。可通过由侧壁间隔件232遮蔽的大体上各向异性蚀刻来形成栅极沟槽238。在一 些实施例中,栅极沟槽238比浅沟槽110深但不如行间电介质222或者深隔离沟槽108深。 栅极沟槽238可在5G() A与3GGG A之间深,例如在13GG A与口00 A之间。栅极沟槽238可 大体上平行,大体上笔直且大体上垂直于深隔离沟槽108及浅沟槽110两者。在此实施例 中,栅极沟槽238跨越沿X方向的一显著距离具有大体上均勻的横截面,例如大于五个晶体 管的距离。在一些实施例中,形成栅极沟槽238也可大体上同时形成鳍行240及绝缘突出部 242。所图解说明的绝缘突出部242插入于所图解说明的鳍行240中的每一者之间,且在一 些实施例中,每一鳍行240通过栅极沟槽238与任一侧上的邻近绝缘突出部242分离。与 先前实施例一样,由于所图解说明的栅极沟槽238的位置及形状至少部分地通过移除材料 以形成绝缘突出部242来界定,因此相信形成于栅极沟槽238中的栅极彼此短路的可能性 较小。接下来,可在栅极沟槽238中形成栅极电介质244,如图34所图解说明。可沉积或 生长栅极电介质244且其可由各种电介质材料制成,例如,氧化物(例如,二氧化硅)、氧氮 化物或高介电常数材料,如二氧化铪、二氧化锆及二氧化钛。在一些实施例中,栅极电介质 244具有小于300 A (例如在30 A与150 A之间)的厚度。 在形成栅极电介质244之后,可在衬底210上形成栅极材料246,如图35所图解说 明。栅极材料246可为通过CVD、PVD或其它适当过程沉积的导电材料。在一些实施例中, 栅极材料246包含上文所列出的导电材料中的一者。栅极材料246可经沉积而具有覆盖层 248以增加所有栅极沟槽238被填充的可能性且平面化衬底210。栅极材料246可在移除间隔件232之前或之后形成于衬底210上。接下来,可移除覆盖层248且使栅极材料246凹入以形成栅极250及252,如图36 所图解说明。栅极250及252可凹入距离254,所述距离254经选择以减小残余栅极材料 238连接绝缘突出部242的相对侧上的栅极250及252的可能性。可通过CMP、干式蚀刻、 湿式蚀刻或其组合来使栅极250及252凹入。在一些实施例中,栅极250及252与上部掺 杂区104重叠且经凹入不低于上部掺杂区104的底部。在此阶段处,衬底210可包含多个晶体管256。图37图解说明这些晶体管256的 半导体部分的形状。每一所图解说明的晶体管256包含从基底260上升的鳍258。鳍258 可包含侧261及262、边缘264及266、支腿268及270及大体上U形空隙272。与先前实施 例一样,所图解说明的支腿268及270可用作源极及漏极,且源自栅极252及254的电场可 在鳍258的任一侧260及262中建立通道274。虽然本发明可容许有各种修改及替代形式,但具体实施例已以举例方式显示于所 述图式中并详细描述于本文中。然而,应理解,并不打算将本发明限定于所揭示的特定形 式。相反,本发明将涵盖属于上文所附权利要求书所界定的本发明的精神及范围内的所有 修改、等效形式及替代方案。
权利要求
一种方法,其包括在衬底中蚀刻行间沟槽;用电介质材料大致或完全地填充所述行间沟槽;及至少部分地通过在所述衬底中蚀刻栅极沟槽来形成鳍及绝缘突出部,其中所述绝缘突出部包含所述行间沟槽中的所述电介质材料中的至少一些电介质材料。
2.根据权利要求1所述的方法,其中蚀刻所述行间沟槽包括 在所述衬底上的牺牲区中形成若干前驱物沟槽;及在所述前驱物沟槽中形成间隔件,其中所述间隔件使所述前驱物沟槽变窄。
3.根据权利要求2所述的方法,其中所述间隔件使所述沟槽变窄到小于光刻分辨率限 制的宽度。
4.根据权利要求2所述的方法,其包括使用所述牺牲区及侧壁间隔件作为掩模来蚀刻 所述行间沟槽。
5.根据权利要求1所述的方法,其中在衬底中蚀刻行间沟槽包括蚀刻行间沟槽穿过上 部掺杂区且至少部分地进入到下部掺杂区中。
6.根据权利要求1所述的方法,其中用电介质材料大致或完全地填充所述行间沟槽包括在所述行间沟槽中形成第一衬里;及 将旋涂电介质施加到所述衬底。
7.根据权利要求1所述的方法,其包括用牺牲材料及第一侧壁间隔件遮蔽所述行间沟槽的所述蚀刻;及 在用所述电介质材料大致或完全地填充所述行间沟槽之后移除所述牺牲材料。
8.根据权利要求7所述的方法,其包括在移除所述牺牲材料之后在所述第一侧壁间隔件的表面上形成第二侧壁间隔件;及 至少部分地用所述第二侧壁间隔件遮蔽所述栅极沟槽的所述蚀刻。
9.根据权利要求1所述的方法,其中至少部分地通过在所述衬底中蚀刻栅极沟槽形成 鳍及绝缘突出部包括蚀刻所述电介质材料的一部分。
10.根据权利要求1所述的方法,其中至少部分地通过在所述衬底中蚀刻栅极沟槽形 成鳍及绝缘突出部包括通过蚀刻多个栅极沟槽而大体上同时地形成多个鳍行及多个绝缘 突出部。
11.根据权利要求10所述的方法,其中将所述多个绝缘突出部中的每一绝缘突出部插入在所述多个鳍行中的一对鳍行之间;且将所述多个栅极沟槽中的栅极沟槽安置于所述多个鳍行中的每一鳍行的任一侧上所 述鳍行与所述多个绝缘突出部中的邻近绝缘突出部之间。
12.根据权利要求1所述的方法,其中在所述衬底中蚀刻行间沟槽包括通过光刻步骤在所述衬底上形成第一掩模,且 至少部分地通过在所述衬底中蚀刻栅极沟槽形成鳍及绝缘突出部包括通过第二光刻 步骤在所述衬底上形成第二掩模。
13.根据权利要求12所述的方法,其中使所述第二掩模相对于所述第一掩模移位大体上等于所述第一掩模的间距的一半的距离。
14.根据权利要求13所述的方法,其中形成所述第一掩模包括借助第一光刻工具形成所述第一掩模; 形成所述第二掩模包括借助第二光刻工具形成所述第二掩模,其中所述第二光刻工具 的分辨率大体上与所述第一光刻工具的分辨率的两倍一样大或大于所述第一光刻工具的 分辨率的两倍。
15.根据权利要求13所述的方法,其中形成所述第二掩模包括使前驱物掩模间距倍+飽+曰ο
16.一种装置,其包括 半导体鳍;栅极沟槽,其安置于所述半导体鳍的任一侧上;及绝缘突出部,其安置于所述半导体鳍的任一侧上且通过所述栅极沟槽中的一者至少部 分地与所述半导体鳍分离。
17.根据权利要求16所述的装置,其进一步包括栅极,其安置于每一栅极沟槽中,其中每一栅极经凹入而低于所述半导体鳍的顶部。
18.根据权利要求16所述的装置,其中所述半导体鳍包括通过大体上U形空隙分离的 两个支腿。
19.一种方法,其包括在衬底中形成彼此大体上平行的第一多个沟槽;在所述衬底中形成彼此大体上平行且大体上垂直于所述第一多个沟槽的第二多个沟 槽;及在所述衬底中形成大体上平行于所述第二多个沟槽且相对于所述第二多个沟槽错位 小于所述第二多个沟槽的周期的距离的第三多个沟槽。
20.根据权利要求19所述的方法,其包括在形成所述第三多个沟槽之前用电介质材料 至少大致填充所述第一多个沟槽及所述第二多个沟槽两者。
21.根据权利要求19所述的方法,其中形成所述第三多个沟槽包括大体上同时形成多 个栅极沟槽、多个绝缘突出部及多个鳍行。
22.根据权利要求21所述的方法,其包括形成至少部分地安置于所述多个栅极沟槽中的导电区;及 使所述导电区凹入到所述多个栅极沟槽中。
全文摘要
文档编号H01L29/78GK101952948SQ20098010543
公开日2011年1月19日 申请日期2009年1月29日 优先权日2008年2月19日
发明者Juengling Werner 申请人:Micron Technology Inc
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