硅锗碳半导体结构的制作方法

文档序号:7205645
专利名称:硅锗碳半导体结构的制作方法
技术领域
本公开所揭示的实施例一般涉及电及半导体技术,且更具体地,涉及包括有源器 件的半导体结构。
背景技术
对于一些应用,需要具有输出功率相对较高的硅基晶体管。此外,需要具有操作频 率相对较高的硅基晶体管。半导体设计者必须平衡成本与复杂性以实现高功率和/或高频 率晶体管。


图1为依据一实施例的半导体结构的截面图;图2为在一较早制造阶段的图1的半导体结构的截面图;图3为在一较晚制造阶段的图2的半导体结构的截面图;图4为在一较晚制造阶段的图3的半导体结构的截面图;图5为在一较晚制造阶段的图4的半导体结构的截面图;图6为在一较晚制造阶段的图5的半导体结构的截面图;图7为在一较晚制造阶段的图6的半导体结构的截面图;图8为在一较晚制造阶段的图7的半导体结构的截面图;图9为在一较晚制造阶段的图8的半导体结构的截面图;图10为在一较早制造阶段的图9的半导体结构的截面图;图11为在一较晚制造阶段的图10的半导体结构的截面图;图12为在一较晚制造阶段的图11的半导体结构的截面图;图13为在一较晚制造阶段的图12的半导体结构的截面图;图14为在一较晚制造阶段的图13的半导体结构的截面图;图15为在一较晚制造阶段的图14的半导体结构的截面图;图16为在一较晚制造阶段的图15的半导体结构的截面图;图17为在一较晚制造阶段的图16的半导体结构的截面图;图18为在一较早制造阶段的图17的半导体结构的截面图;图19为在一较晚制造阶段的图18的半导体结构的截面图;图20为在一较晚制造阶段的图19的半导体结构的截面图;图21为在一较晚制造阶段的图20的半导体结构的截面图;图22为在一较晚制造阶段的图21的半导体结构的截面此外,因为隔离结构101包括不通过具有不同于层129与127的热膨胀系数的固 体占据的实质体积,所以与实心或填满的电介质结构相比较,通过隔离结构101在层129与 127中引起更少的应力。由于硅与氧化物之间的热膨胀系数(CTE)失配所致,包括例如不具 有腔的氧化物材料的实心或填满的隔离结构(未显示)在该隔离结构与该硅区域的加热与 冷却期间可在邻近硅区域中产生应力。因此,在硅晶格上的应力可在该硅区域中引起缺陷 或位错。这些位错可引起邻近隔离结构101形成的有源器件(例如,晶体管或二极管)中 不期望的过度泄漏电流,并因此因为密封腔113可提供对应力的释放,所以形成诸如具有 密封腔113的隔离结构101的隔离结构可减低或防止邻近有源区域中位错的形成,例如其 中形成有源器件102的有源区域。此外,因为例如在硅中,氧化伴有2. 2倍的体积增加,所 以与其中通过氧化形成这些实心或基本上实心的区域的实心或基本上实心的隔离结构相 比较,在隔离结构101的形成中产生更少的应力。在本文中说明的一些实施例中,隔离结构101包括占据超过隔离结构101的总体 积的40%的一或多个腔。这可导致自大约3. 9的介电常数至大约2. 74的有效介电常数的 大约30%或更大的有效介电常数减低。在一实施例中,隔离结构101包括占据超过总体积 的50%的一或多个腔。此可导致自大约3. 9的介电常数至大约2. 39的有效介电常数的大 约39%的有效介电常数减低。增加隔离结构101中的空气或空白空间的体积可导致具有大 约1. 5或更小的介电常数的隔离结构101。因此,形成于隔离结构101之上的无源元件具有 至层129与127的减低的寄生电容。该寄生基板电容通过隔离结构101的减低的有效介电 常数与隔离结构101的增加的厚度两者减低。此外,可使用隔离结构101来增加使用半导体结构100形成的任何器件的操作频 率。例如,因为嵌入式隔离结构101具有相对较低的介电常数或电容率并因为嵌入式隔离 结构101增加这些无源组件与这些导电层127及129之间的距离,所以诸如电感器、电容器 或电互连的无源组件可形成于嵌入式隔离结构101之上并可在这些无源组件与半导体材 料125之间具有减低的寄生电容与感应耦合。无源组件亦可称为无源器件或无源电路元 件。减低寄生基板电容可增加使用诸如隔离结构101的隔离结构形成的任何器件的操作频 率。作为一范例,该无源组件可包含导电材料,例如铝、铜、掺杂的多晶硅、硅化物、金、镍或 透磁合金(permalloy)。在各种范例中,该无源组件可以为电感器、电容器、电阻器、电互连 或其组合,并可以耦合至一或多个有源器件,例如有源器件101。因为隔离结构101的至少一部分形成于半导体基底层或材料(例如,层129)的表 面中及该表面之下,所以隔离结构101可称为嵌入式隔离结构。嵌入式可表示隔离结构101 的至少一部分在与层129的顶部表面131共面或基本上共面的平面(未显示)之下。在一 些实施例中,在该平面之下的隔离结构101的部分自该平面延伸至在该平面之下至少大约 三μ m或更大的深度,并且在该平面之下的隔离结构101的部分具有至少大约五ym或更 大的宽度。换言之,在一些实施例中,隔离结构101的至少一部分为嵌入半导体层129中并 自顶部表面131朝向底部表面133延伸至少大约三μ m或更大的距离,并且嵌入半导体材 料125中的隔离结构101的部分具有至少大约五ym或更大的宽度。在一些实施例中,大 部分隔离结构101在顶部表面131之下。在其他实施例中,全部或基本上全部隔离结构在 顶部表面131之下。在一些实施例中,隔离结构101延伸至低于外延层149的一层级。而 且,在一些实施例中,隔离结构101延伸穿过外延层129并进入基板127中。换言之,隔离结构101的至少一部分延伸至低于外延层129的底部表面的一层级。因为外延层129中的 等位线可终止于隔离结构101的侧壁139上,所以此有利于实现平面崩溃。此外,因为可使用隔离结构101来从半导体基底层127与129隔离与分离这些无 源器件,所以可使用隔离结构101来形成相对高品质的无源器件,例如具有相对高Q的电容 器与电感器。可在邻近或邻接隔离结构101的区域中形成有源器件(例如,有源器件102), 并可将这些有源器件耦合至形成于隔离结构101的顶部或上部表面上或之上的无源组件, 例如螺旋电感器、互连、微带传输线及类似物。增加这些无源组件与半导体层127及129之 间的距离允许针对这些无源组件实现更高Q。如下文所论述,有源器件102形成于半导体材料125中和/或为由半导体材料125 形成。在一些实施例中,半导体材料125可包括一或多个外延层。半导体层129可包含硅, 其外延地生长在硅基板127上并且层129可称为器件层或有源层。基板127亦可称为半导 体基板。可使用已知互补金属氧化物半导体(CMOS)工艺来形成有源器件102。在一些实施例中,有源器件102为垂直场效应晶体管(FET),其包括源极区域145、 包括层147、149、129及127的区域的漏极区域、栅极氧化物153的部分之上的栅极155及 形成于掺杂的区域147的一部分中的掺杂区域的157,其中在源极区域145与漏极区域147 之间及在栅极氧化物153下面的掺杂的区域157的部分用作垂直FET 102的沟道区域。用 作垂直FET 102的沟道区域的掺杂区域157的部分被标记为159。可通过在半导体材料中 形成掺杂区域来形成FET的源极、漏极及沟道区域,并因此FET的源极、漏极及沟道区域可 称为掺杂区域。可在层129的上部表面上或邻近该上部表面形成源极接触或电极161,并可 在基板127的下都表面133上或邻近该下部表面形成漏极电极(未显示)。FET 102可称为垂直FET,因为在操作期间在该垂直晶体管中自源极电极161至该 漏极电极的电流可基本上垂直于半导体材料125的上部表面与下部表面。换言之,电流自 邻近半导体材料129的顶部表面定位的源极电极161本质上垂直地流向邻近半导体材料 127的相对底部表面133定位的漏极电极。FET 102为不对称的,因为FET 102的源极与漏 极区域不可互换,并因此FET 102可称为不对称、单边或单向晶体管。将此与例如具有可互 换的源极与漏极区域的CMOS器件(未显示)的P沟道FET (未显示)与N沟道FET (未显 示)相比较,并因此CMOS器件的P沟道与N沟道FET可称为对称、双边或双向晶体管。可通过在邻近隔离结构(例如,隔离结构101)的有源区域中形成垂直晶体管来实 现具有相对较高崩溃电压及因此具有相对较高输出功率的功率晶体管。垂直晶体管102可 称为功率晶体管并且隔离结构101可提供来自邻近隔离结构101的垂直晶体管102的漏极 区域中的电场的等位线的边缘终止。因为通过隔离结构101的侧壁139提供的边缘终止可 减低这些等位线的曲率,所以可实现更高崩溃电压。一般应明白,这些等位线的曲率导致更 低的崩溃电压。为了最大化崩溃电压,这些等位线为平行或基本上平行于顶部表面131,并 且这些等位线具有极小或不具有曲率的平面。若需要相对较高的崩溃电压,则可将接触或邻接垂直晶体管102的漏极区域的隔 离结构101的侧壁139形成为高品质电介质材料(例如,热氧化物),其相对于顶部表面131 垂直或基本上垂直以允许这些等位线基本上垂直地终止于隔离结构101的侧壁139。若隔 离结构101的侧壁139相对于顶部表面131成角度,则此可能不按需要减低这些等位线的曲率。
隔离结构101可邻近、邻接和/或围绕这些有源区域,在这些有源区域中形成有源 器件102的部分以提供用于在垂直FET 102的操作期间终止等位线的边缘终止,其可导致 形成于这些有源区域中的有源器件的相对更高崩溃电压。此外,若隔离结构101围绕一或 多个有源区域,则隔离结构101亦可用以提供电隔离。例如,隔离结构101可用以彼此电隔 离有源区域,其亦可导致在形成于这些隔离有源区域中的任何有源器件之间的电隔离。此 在诸如集成电路(IC)的实施例中是期望的,在这些实施例中可将垂直FET 102与其他无源 或有源器件(例如,互补金属氧化物半导体(CMOS)器件)整合。应注意,在一些实施例中包括隔离结构101为可选的。如上面所论述,在其中需要 高电压和/或高功率的应用中可能需要隔离结构101。此外,在其中需要高品质无源元件、 减低的寄生电容至这些半导体基底层127与129和/或需要电隔离的应用中期望有隔离结 构 101。半导体结构100进一步包括介电层165、167、169、171、175及179。此外,半导体结 构100包括导电层181、183、185及187并包括导电电极或接触191与193。此外,半导体结 构100包括介电层199、介电间隔物195与197及掺杂区域205与207。导电层185与在栅极155与层185之上的导电层187的部分可用作栅极互连层, 其用于将FET 102的栅极155电耦合至半导体结构100的其他元件。在一些实施例中,栅 极155为环形或圆环形元件并可称为环形栅极、侧壁栅极、间隔物栅极或垂直栅极。垂直 FET 102的沟道长度通过栅极155的沉积厚度而非半导体光刻工具的光刻限制来设定。换 言之,该垂直FET 102的沟道长度为基本上等于用以形成FET 102的栅极的155的材料的 沉积厚度的FET 102的栅极155的栅极长度的函数而不取决于光刻尺寸。因而,可以可靠 且可重复地控制该沟道长度而无需使用光刻技术。FET 102的沟道长度相对小于具有光刻 定义的栅极的FET的沟道长度,该FET具有取决于用以形成光刻定义的栅极的光刻设备的 光刻限制的沟道长度。相对更小的沟道长度导致更快的FET,其具有相对更高的操作频率。 因为该相对更短的沟道长度导致在操作期间调制的相对更小的电荷量,所以至少部分实现 FET 102的相对更高的操作频率。如下文将论述,沟道区域159可形成以具有基本上均勻的掺杂分布。均勻掺杂分 布可导致FET 102的增加的线性、高欧拉电压(Early voltage)及稳定的阈值电压。导电电极191经由导电层185与187电耦合至栅极155并可用作栅极接触。电极 161、191及193亦可称为电接触或电互连结构。介电间隔物195防止栅极155与导电层181 与183之间的电短路。介电层175可称为金属间介电(IMD)层或层间介电(ILD)层,而介电层179为钝 化层,其可以形成于ILD层175与电极161、191及193的暴露部分之上。可在钝化层179 中形成开口 211、213及215以分别暴露电极193、161及191。在钝化层179中形成的开口 的数目并非对所主张主题的限制。导电层181与183可用作FET 102的法拉第(Faraday)屏蔽层,其可用以减低栅 极至漏极寄生电容。换言之,可使用导电屏蔽层181与183来减低栅极电极互连层185及 187与该垂直FET 102的漏极区域147、149、129及127之间的寄生电容耦合。虽然未显示, 但可将导电屏蔽层181与183电耦合至接地,并可耦合至源极区域145,其亦可电耦合至接 地。可将导电层181与183的至少一部分形成于栅极互连层185及187的至少一部分与半导体区域147、149、129及127的至少一部分之间,并且此构造可减低栅极互连层185及187 与半导体区域147、149、129及127之间的寄生电容耦合,由此减低垂直FET 102中的栅极 至漏极电容。减低垂直FET 102中的栅极至漏极电容可增加垂直FET 102的速度或操作频 率。屏蔽层181与183亦可称为栅极屏蔽。垂直FET 102可以为高功率、高电压晶体管,使得在操作期间可经由耦合至基板 127的下部表面133的漏极接触(未显示)将来自外部来源(未显示)的外部偏压信号(例 如,范围自大约20伏至大约100伏的电压)耦合至漏极区域147、149、129及127。可经由 栅极接触191与栅极互连层185与187将来自外部来源(未显示)的外部偏压信号(例如, 范围自大约一伏至大约四伏的电压)耦合至FET 102的栅极155。可经由源极接触161将 外部偏压信号(例如,接地)耦合至源极区域145。如上面所论述,垂直FET 102可称为高电压晶体管或功率晶体管。功率晶体管为 可能能够处理相对较大数量的电流的器件,例如在一些实施例中为至少大约100毫安(mA) 的电流。此外,功率晶体管为可耦合至例如至少大约20伏至超过100伏的相对较大操作电 压电位的器件,并可在功率放大器中用以产生至少大约一瓦特的输出功率。虽然所主张主题的范畴在此方面不受限制,但在一些实施例中,FET 102为一射频 (RF)功率晶体管,其构造以在大于大约一兆赫(MHz)的频率下操作并具有大于大约一瓦特 的输出功率。RF功率晶体管可用于RF功率放大器中,RF功率放大器可用于无线通信应用 中,例如蜂窝式基地台、高频(HF)、特高频(VHF)及超高频(UHF)广播发射器、微波雷达系 统及航空电子系统。一些RF功率放大器(RFPA)提供自大约五瓦特(W)至超过大约200W 的输出功率。在一些实施例中,FET 102为RF功率晶体管,其适用于在大于大约500兆赫 (MHz)的频率下操作并具有大于大约五瓦特的输出功率。虽然仅将单一有源器件102说明为形成于半导体结构100中,但本文中说明的方 法及装置在此方面不受限制。在一些实施例中,可在半导体结构100中形成多个有源器件。 例如,虽然未显示,可在半导体结构100中形成具有与垂直FET 102相同的结构或构造的多 个垂直FET,其中可将每一垂直FET的栅极耦合在一起,可将每一垂直FET的源极的每一者 耦合在一起,并可彼此耦合每一垂直FET的漏极的每一者,使得多个FET耦合在一起以具有 单一晶体管的作用。在这些实施例中,该多个FET耦合在一起以具有离散晶体管的作用。在形成隔离结构101与有源器件102之后,可薄化包含半导体结构100的晶片或 管芯。换言之,可使用晶片薄化技术(例如,研磨)来移除基板127的下部部分。图2为在一开始或较早制造阶段的半导体结构100(图1)的截面图。基板127包 含半导体材料,例如掺杂有η型导电率的杂质材料(例如,磷、砷或锑)的硅。在一或多项 实施例中,基板127的电阻率的范围自大约0. 001欧姆-厘米(Ω -cm)至大约0. 003 Ω -cm, 不过本文中说明的方法及装置在此方面不受限制。基板127的导电率类型并不限于为η型 导电率,因为在其他实施例中基板127可以为ρ型导电率。杂质材料亦称为掺杂剂或杂质 物种。图2所示为基板127,其可用作用于制造半导体结构100(图1)的基板。基板127可 具有范围自大约100 μ m至大约1000 μ m的厚度。然而,在一些实施例中可透过随后的薄化 工艺来减低基板127的厚度。外延层129可以为η型导电率,并且在一些实施例中,外延层129的电阻率的范围 可以自大约一 Ω-cm至大约五Ω-cm,不过本文中说明的方法及装置在此方面不受限制。可选择外延层129的电阻率以实现针对FET 102 (图1)的所需崩溃电压与FET 102的所需漏 极至源极导通电阻(Rdsw)。外延层129可具有范围自大约五微米至大约100微米的厚度。参考图3,电介质材料层119形成于外延层129上或外延层129之上。层119可包 含例如二氧化硅(SiO2)并可具有范围自大约500A至大约2000A的厚度。可使用沉积技术 或热生长技术(例如,硅的热氧化)来形成介电层119。例如,可实行热氧化工艺以将外延 层129的暴露部分转换成二氧化硅,由此形成二氧化硅层119。可在介电层119上形成电介质材料层301。层301可包含例如氮化硅(Si3N4)并 可具有范围自大约500A至大约2000A的厚度。可使用低压化学气相沉积(LPCVD)来形成 介电层301,不过在其他实施例中可使用针对层301的其他沉积方法。现参考图4,可使用光刻与蚀刻工艺来移除氮化层301、氧化层119、外延层129及 基板127的部分以图案化图3所示的结构。换言之,可使用光掩模(未显示)与一或多个 蚀刻操作来移除氮化层301、氧化层119、外延层129及基板127的部分以形成腔113与腔 113之间的结构305。该光掩模可以是光致抗蚀剂层。结构305可包含层301、119、129及 127的部分。例如,可以优先蚀刻氮化硅的蚀刻化学来蚀刻通过该光掩模(未显示)暴露的氮 化硅层301的部分。在蚀刻穿过氮化硅层301并暴露氧化层119的部分之后,可将该蚀刻化 学改变为优先蚀刻氧化物的一者,并在该氧化物被蚀刻之后,若层129与127包含硅则可将 该蚀刻化学改变为优先蚀刻硅的一者。可使用各向异性反应离子蚀刻(RIE)来蚀刻层301、 119、129及127以形成腔113与结构305。在一些实施例中,可使用至少一蚀刻操作来形成腔113与结构305以移除层301、 119、129及127的部分。在其他实施例中,可使用一个以上的蚀刻操作(例如,两个或三个 蚀刻操作)来移除层301、119、129及127的部分。在一范例中,可使用一个蚀刻操作来移 除层301、119、129及127的部分。作为另一范例,可使用三个蚀刻操作来移除层301、119、 129及127的部分。可使用湿式化学蚀刻或干式蚀刻工艺(例如,反应离子蚀刻(RIE))来蚀刻氮化硅 层301。可使用湿式化学蚀刻或干式蚀刻工艺(例如,反应离子蚀刻(RIE))来蚀刻二氧化 硅层119。接下来,可使用诸如深反应离子蚀刻(RIE)工艺的蚀刻工艺来移除半导体层129 与 127。用于蚀刻层301、119、129及127的方法并非对所主张主题的限制。例如,可使用 湿式蚀刻技术或各向同性蚀刻技术来蚀刻层301、119、129及127。虽然本文中说明的方法 及装置在此方面不受限制,但在一些实施例中,腔113延伸穿过外延层129并进入基板127 中。换言之,腔113可延伸至大于外延层129的深度。在一或多项实施例中,腔113自顶部表面131之下延伸大约一微米至大约100微 米(ym)。每一腔113可具有大约0.5微米至大约三微米的宽度并且每一结构305可具有 大约0.25微米至大约二微米的宽度。腔113与结构305亦可具有其他深度与宽度。结构 305可具有各种形状。例如,结构305可以为柱、柱状物或壁,并可称为隔板、突起部分、突出 部分或垂直结构。可在形成腔113与结构305之后移除或剥离用以形成腔113与结构305 的光掩模(未显示)。图5为在一较晚制造阶段中的半导体结构100的截面图。实行热氧化工艺,使得结构100的暴露的硅转换成二氧化硅,由此形成包括二氧化硅结构121的二氧化硅层或区 域111,具体地,可将硅结构305(图4)的硅部分或(在图5中说明的实施例中)完全转换 成二氧化硅以形成二氧化硅结构121。换言之,在一些实施例中,可将结构305(图4)的侧 壁之间的硅基本上转换成二氧化硅。此外,如图5所示,在该热氧化工艺期间,腔113的底 部或底板亦转换成二氧化硅以形成区域111的下部部分。因为硅的介电常数大于二氧化硅 的介电常数,所以减低区域111中硅的数量将减低隔离结构101 (图1)的有效介电常数。在热氧化期间从大约一单位的硅形成大约2. 2单位的二氧化硅。换言之,可从大 约一A的硅形成大约2.2A的热氧化物。因此,在参考图5说明的热氧化工艺期间的二氧化 硅的形成具有减小结构305(图4)之间的间隔的效应。因而,由于该热氧化工艺所致,腔 113的宽度减低。因此,可通过该热氧化工艺来促进随后的腔113的遮盖。具体地,由于该热氧化 工艺,在介电区域111上部部分之间的间隔使用例如非共形电介质材料(例如,遮盖材料 115(图6))来减小至将促进腔113的遮盖或密封的距离。此外,由于热氧化工艺所致,所得 隔离结构101(图1)的有效介电常数减低,该热氧化工艺减小隔离结构101中的硅材料的数量。虽然在该热氧化工艺期间结构305 (图4)的所有硅消耗之后中心或内部二氧化硅 结构121的二氧化硅的厚度或数量受到限制,但该热氧化工艺可继续更长时间以增加于介 电区域111的横向或下部边界处的二氧化硅的厚度。换言之,该氧化工艺可继续更长时间 以增加于腔113的底部处及沿介电区域111的横向周边的二氧化硅的数量。现参考图6,材料115在氮化硅层301之上并沿介电区域111的上部部分形成。材 料115可称为密封层、密封材料、遮盖层或遮盖材料。在一些实施例中,遮盖材料115为掺 杂的电介质材料,例如掺杂玻璃或掺杂氧化物。用于遮盖材料115的合适的掺杂或杂质材 料包括硼、砷、磷或铟。可在该电介质材料的沉积期间或之后添加该杂质材料。如上面所论 述,该杂质材料可改变该掺杂电介质材料的流动或回流特性。在一些实施例中,遮盖材料115可以为磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG) 或硼磷硅酸盐玻璃(BPSG)。用于形成遮盖材料115的技术可包括化学气相沉积(CVD)、等 离子体增强CVD(PECVD)、减压CVD、溅射、蒸镀、大气压力化学气相沉积(APCVD)、次大气压 CVD(SACVD)或旋涂沉积。在一些实施例中,掺杂电介质材料115为具有在自大约百分之4 至大约百分之8范围内的磷浓度的PSG。在其他实施例中,层115可以为在沉积期间或之后 掺杂的氧化物。例如,层115可以为使用诸如等离子体增强CVD(PECVD)的沉积工艺来形成 的氧化物,且该氧化物可以为在沉积期间或之后以杂质材料或掺杂剂(例如,硼或磷)来掺 杂。以杂质材料(例如,磷或硼或两者)掺杂材料可导致在一给定温度下该材料的更低黏 度。虽然已将材料115说明为掺杂电介质材料,但本文中说明的方法及装置在此方面不受 限制。在其他实施例中,材料115可以为掺杂或未掺杂电介质材料,例如旋涂玻璃(SOG)。 在其他实施例中,遮盖材料115可以为能够回流的任何材料,包括但不限于聚合材料。在一 些实施例中,遮盖材料115可具有范围自大约一微米至大约三微米的厚度。虽然未显示,但在一些实施例中,可通过进行掺杂电介质材料的一个以上的沉积 来形成遮盖材料115。例如,可在氮化硅层301之上及沿介电区域111的上部部分形成一 非共形、掺杂电介质材料的初始层。接着,可实行密度化工艺以移除在该掺杂电介质材料中可能存在的未反应气体、水及其他材料。该密度化工艺可包括以950°C的温度加热结构100 一小时。在该密度化工艺之后,可在非共形、掺杂电介质材料的初始层上形成一非共形、掺 杂电介质材料的另一层,使得这些组合层具有范围自大约一微米至大约三微米的厚度。虽然未显示,但在其他实施例中,可以在沉积之后以形成连续结构的方式来沉积 掺杂介电遮盖材料115。此外,虽然未显示,可沿腔113的底部表面或下部边界来形成掺杂 电介质材料115的部分。然而,在一些实施例中可能需要限制或最小化沿腔113的底部表 面或下部边界形成的材料115的数量。现参考图7,流动或回流遮盖材料115以形成密封腔113与回流层115。电介质材 料111的至少一部分为在层129的至少一部分与该掺杂电介质材料115的至少一部分之 间。在一些实施例中,可通过使用热能来流动或软化遮盖材料115来引起遮盖材料 115流动以密封腔113。例如,可通过将遮盖材料115加热至充分高的温度以引起其软化与 流动来使遮盖材料115流动。换言之,可将材料115加热至充分高的温度一时间周期以引 起其回流。在一些实施例中,当遮盖材料115为电介质材料时,遮盖材料115可于在大约 摄氏950度(°C )至大约1200°C范围内的温度流动。在一或多项实施例中,遮盖材料115 于低于大约iioo°c的温度流动。作为一范例,可将结构100置放在炉中并加热至范围自大 约1000°C至大约1050°C的温度大约一小时至大约五小时以使遮盖材料115流动并密封腔 113。可在大气压力、真空或其他环境下实行该流动或回流工艺,该环境则会构成密封腔113 内的环境。如上面所论述,可在真空下形成密封腔113。此外,在一些实施例中,可通过将结构100置放于炉内来实行该回流工艺,并且该 环境可具有湿润蒸汽或具有某种类型的包含气体(例如氮气或氧气或氧气与氮氧的混合 物)的掺杂剂。可用作该回流工艺的部分的其他技术包括激光辅助型回流或峰值退火。遮盖材料115亦可因其回流性质而为称为可流动材料。在已回流遮盖材料115之 后,亦可将其称为回流层。应注意,在其中在沉积之后遮盖材料115为连续结构的该些实施 例中,回流可帮助平滑该遮盖材料,使得层115的上部表面为平面或基本上为平面。参考图8,可使用例如化学机械抛光(CMP)技术来移除层115的一部分。在其他实 施例中,可使用毯覆式蚀刻(blanket etch)来移除在氮化硅层301之上的层115的部分。 该毯覆式蚀刻可包括使用RIE蚀刻来移除在氮化硅层301的上部表面之上的层115的部 分。在一些实施例中,若在形成有源或无源器件之前形成层115,则随后用以形成有源 或无源器件的热步骤可以在低于其中层115将流动的温度的温度。换言之,可于低于用以 使层115流动的温度的一或多个温度形成随后元件或器件,例如有源或无源器件。例如, 在此范例中,可将充足数量的掺杂剂添加至层115,使得层115于例如大约1075°C至大约 1100°c的温度流动,并接着可于1075°C以下实行随后处理。在此范例中,可在形成层115之 后并于低于1075°C的温度形成FET 102 (图1)。参考图9,可使用对氮化硅有选择性的毯覆式蚀刻来移除氮化硅层301 (图8)。该 毯覆式蚀刻可包括使用RIE蚀刻来移除氮化硅层301 (图8)。参考图10,可实行另一加热操作以软化、流动或回流材料115。在一些实施例中, 此加热操作可包括将结构100置放于炉内并将结构100加热至范围自大约1000°C至大约1050°C的温度大约一小时至大约五小时以回流遮盖材料115,由此增加遮盖材料115的平 面性。针对该回焊的环境可以为蒸汽、湿润氧气或氧气与氮气混合物。参考图11,可在二氧化硅层119与遮盖材料115之上形成诸如氮化硅(Si3N4)的可 选密封层311以气密密封腔113。换言之,可选共形氮化硅层311可防止穿过遮盖结构115 的扩散,并一般而言防止气体或水气至腔113中或自腔113的传播。此外,密封层311可在 半导体结构100的随后处理期间防止其他材料的污染。例如,在其中遮盖结构115为磷硅 酸盐玻璃(PSG)的实施例中,氮化硅层311可在半导体结构100的随后处理期间防止来自 PSG结构115的磷污染诸如栅极氧化层153 (图1)的其他材料。氮化硅层311可使用低压 化学气相沉积(LPCVD)技术来形成并可具有范围自大约1000A至大约2000A的厚度。在其 他实施例中,密封层311可以为LPCVD低温氧化物(LTO)、LPCVD高温氧化物(HTO)、LPCVD TEOS 或 LPCVD PSG。简要参考图12,可使用光刻与蚀刻工艺来移除氮化硅层311的一部分。参考图13, 在移除层311的该部分之后,可使用光刻与蚀刻工艺来移除二氧化硅119的暴露部分,并接 着随后移除外延层129的暴露部分。外延层129的一部分的移除可称为凹陷式蚀刻,并且 此蚀刻可以为湿式蚀刻或干式蚀刻。可以加热至大约90°C的氢氧化四甲基铵(TMAH)的溶 液来实行该湿式蚀刻。此外,可使用其他湿式蚀刻化学,例如氢氟(HF)酸、硝酸、醋酸或此 类组合。亦可使用气体化学来完成该凹陷式蚀刻。通过该凹陷式蚀刻建立的凹陷区域或开 口可具有自外延层129的表面131测量范围自大约0. 1微米至大约一微米的深度。参考图14,可使用选择性外延生长技术来形成硅锗碳(SiGeC)的区域或层149,使 得将沿硅外延层129的暴露表面在该凹陷式蚀刻区域中形成该SiGeC层149。在一或多项 实施例中,SiGeC层149的厚度的范围可以为自大约0.5微米至大约四微米。可以η型导 电率的杂质材料(例如,磷或砷)来掺杂SiGeC外延层149。该SiGeC层149增加硅中的应变并且此将增加迁移率。碳的添加提供掺杂剂延迟。 例如,添加碳以延迟用作P体区域157中的掺杂剂的硼的扩散。碳的百分比可在大约0. 1 至大约0. 5浓度百分比之间改变。在一些实施例中,可将诸如分子束外延(MBE)、液相外延 或超高真空CVD (UHVCVD)的技术用于SiGeC层149的生长。在形成SiGeC层149之后,可使用选择性外延生长技术来形成硅(Si)的外延层 317,使得沿SiGeC层149的暴露表面在该凹陷式蚀刻区域中形成该硅层317。在一或多项 实施例中,硅层317的厚度的范围可以为自大约50Α至大约1000Α。可使用硅层317来随 后形成可用作栅极氧化物153 (图1)的高品质氧化层。硅层317的厚度可相对较薄,使得 可在随后的热氧化工艺期间消耗硅层317的全部或实质部分,该热氧化工艺可用以将硅层 317的硅转换成二氧化硅,并且可将此二氧化硅用作栅极氧化物153。在形成半导体层149 与317之后,可使用选用化学机械平坦化(CMP)工艺来改良结构100的上部表面的平面性。 半导体层149与317亦可称为半导体材料。在一些实施例中,外延层317不含锗或基本上 不含锗且不含碳或基本上不含碳。虽然层149与317论述为使用选择性外延生长技术来形成,但本文中说明的方法 及装置在此方面不受限制。在其他实施例中,可使用非选择性外延生长技术来形成半导体 层149与317。在这些实施例中,层149与317的部分亦会形成于该凹陷式蚀刻区域的外 部,并可使用蚀刻或CMP工艺来移除形成于该凹陷式蚀刻区域外部的结构100的不合需要位置中的层149与317的部分。SiGeC层317延迟杂质材料(例如,硼)的扩散。此可有利于垂直FET102 (图1)的 操作。例如,如本文中所说明,掺杂区域157(图1)可以为ρ型并可通过将硼注入至SiGeC 层317的至少一部分中来形成。沟道区域159 (图1)在掺杂区域157 (图1)中。因为SiGeC 层317延迟硼的扩散,所以此可导致沟道区域159 (图1)的更佳控制,使得沟道区域159的 掺杂分布基本上均勻并且相对较陡的p-n结形成于该沟道与漏极区域之间。此可允许垂直 FET102(图1)中相对更短的沟道长度的形成。该基本上均勻掺杂分布意味着沟道区域159 中的杂质材料的浓度沿该沟道区域自源极沟道结至漏极沟道结而基本上恒定。换言之,自 该源极沟道结至该漏极沟道结的沟道区域的掺杂浓度基本上均勻。FET 102 (图1)的沟道区域159中的相对较陡结与均勻掺杂分布可导致FET 102 的相对稳定阈值电压、FET 102的相对较高欧拉电压及FET 102的相对更短沟道长度。此 可导致FET 102具有改良的线性与相对更高的操作频率。此外,与例如硅外延层129相比 较,SiGeC层149具有增加的迁移率,并因此在SiGeC层149中形成FET 102 (图1)的源极 区145 (图1)、沟道区域159 (图1)、漏极区域147、149 (图1)的至少一部分可导致FET 102 的相对更高的操作频率。参考图15,电介质材料层165形成于硅外延层317上或硅外延层317之上。层165 可包含例如二氧化硅(SiO2)并可具有范围自大约500A至大约1OOOA的厚度。可使用热生 长技术(例如,硅的热氧化)来形成介电层165。例如,可实行热氧化工艺以将外延层317 的暴露部分转换成二氧化硅,由此形成二氧化硅层165。在此热氧化期间仅消耗硅外延层 317的一部分,因为将在参考图27论述的稍后步骤期间实行随后热氧化以通过将硅外延层 317的剩余部分转换成热氧化物来形成栅极氧化物153。作为一范例,在实行用以形成二氧 化硅层165的热氧化之后,大约IOA至大约100A的硅外延层317可保持在二氧化硅层165 之下,并且可使用硅外延层317的此相对较薄层的一部分来形成栅极氧化物153,如下文参 考图27所论述。现参考图16,可实行两个注入操作以形成掺杂区域207与147。例如,可使用两个 光掩模(未显示)来形成掺杂区域207与147。例如,可透过第一光掩模(未显示)的开口 及透过二氧化硅层165与氧化硅层311的暴露部分来注入ρ型导电率的杂质材料,以在半 导体层317 (图15)、149及129的部分中形成ρ型导电率的掺杂区域207。掺杂区亦可称为 注入区域。该注入可包括使用范围自大约IOkeV至大约200keV的注入能量以范围自大约 IO11离子/cm2至大约IO16离子/cm2的剂量注入该掺杂剂。适合的ρ型导电率的掺杂剂包括 硼。该注入可以为零度注入。在该注入之后,可移除该第一光掩模(未显示)。P型掺杂区 域207可以为邻接终止结构101的上部部分所形成的终止掺杂区域。因为在FET 102(图 1)的操作期间电流不会流入至P型掺杂区域207中,所以ρ型掺杂区域207可用作终止掺 杂区域。在其中终止结构101具有圆环形的实施例中,ρ型掺杂区域207可具有圆环形并 可称为P环掺杂区域。在形成掺杂区域207之后,可透过第二光掩模(未显示)的开口及透过氧化层165 的暴露部分来注入η型导电率的杂质材料,以在半导体层317 (图15)与149的部分中形成 η型导电率的掺杂区域147。该注入可包括使用范围自大约IOkeV至大约SOOkeV的注入能 量以范围自大约IO9离子/cm2至大约IO13离子/cm2的剂量注入η型导电率的掺杂剂(例如,磷)。在一些实施例中,可实行多个注入以形成掺杂区域147。换言之,掺杂区域147为 形成于硅外延层317 (图15)中与SiGeC层149的一部分中。其他适合的η型导电率杂质材 料包括砷与锑。该注入可以为零度注入。在此η型注入之后,用以形成掺杂区域147的光 掩模(未显示)被移除。用以形成η型掺杂区域147的η型注入可称为毯覆式η型注入。 η型掺杂区城147可通过增加邻接FET 102的沟道区域159 (图1)的区域中的掺杂浓度来 改良FET 102 (图1)的漏极区域的电流密度。在图16至34中且在图1中,因为显示掺杂区 域207与147,所以不再显示硅外延层317 (图15)。然而,应明白,掺杂区域207与147形 成于硅外延层317 (图15)的部分中。换言之,掺杂区域207与147包含硅外延层317 (图 15)的部分。参考图17,可在层311与165上形成电介质材料层167。层167可包含例如氮化 硅(Si3N4)并可具有范围自大约500Α至大约1OOOA的厚度。介电层167可以为共形材料并 可使用低压化学气相沉积(LPCVD)来形成,不过在其他实施例中可使用层167的其他沉积方法。可在介电层167上形成半导体材料层181。层181可包含多晶硅并可具有范围自 大约500Α至大约IOOOA的厚度。在一实施例中,可使用化学气相沉积(CVD)工艺(例如, LPCVD)来沉积多晶硅层181。可将η型导电率或P型导电率的杂质材料注入至多晶硅层 181中以增加其导电率。η型导电率杂质材料可包括磷、砷及锑,而ρ型导电率杂质材料可 包括硼与铟。在一些实施例中,多晶硅层181的注入可包括使用范围自大约IOkeV至大约 200keV的注入能量以范围自大约IO13离子/cm2至大约IO16离子/cm2的剂量来注入η型导 电率的掺杂剂,例如砷。该注入可以为零度注入或倾斜角度注入。在一些实施例中,可在进 行沉积之前或之后才掺杂多晶硅层181,而在其他实施例中,可原位或在其沉积期间掺杂多 晶硅层181。层181亦可称为导电层。参考图18,可将层181的全部或一部分转换成导电硅化物183以形成具有小于导 电层181的电阻的电阻的导电层183。可通过在层181上形成金属层(未显示)并接着实 行退火操作以形成导电硅化物来形成硅化层183。可使用诸如蒸镀、溅射、化学气相沉积 (CVD)、镀覆或电镀的沉积工艺来形成金属层。在一范例中,该金属层可包含钨并可具有在 大约500Α至大约IOOOA的范围内的厚度。在沉积该金属层(未显示)之后,其可以被退火 以形成导电硅化层183。退火环境可包含例如氮气、氩气、氢气或其组合。如上面所论述,层 181与183可用作有源器件102 (图1)中的导电屏蔽层。现参考图19,可使用光掩模(未显示)来图案化层181与183以便移除其中不需 要这些层的层181与183的部分。具体地,可使用例如各向异性反应离子蚀刻(RIE)技术 来各向异性地蚀刻不受该光掩模(未显示)保护的层181与183的部分。该蚀刻可停止在 介电层167上或介电层167中以暴露介电层167的一部分。参考图20,可在硅化层183上及在介电层167的暴露部分上形成电介质材料层 169。层169可包含例如氮化硅(Si3N4)并可具有范围自大约500A至大约1500A的厚度。 介电层169可以为共形材料并可使用低压化学气相沉积(LPCVD)来形成。参考图21,可在介电层169上形成具有范围自大约0. Ιμπι至大约一 μ m的厚度 的电介质材料层171。作为例子,介电层171包含氧化物,其通过分解四乙氧基硅(TEOS) 形成,并因此在此范例中该介电层可称为TEOS氧化物。可使用LPCVD来形成TEOS氧化层171。可使介电层171充分厚以减低栅极互连层185与屏蔽层183与181之间的寄生电容。可在介电层171上形成导电层185,例如掺杂多晶硅。掺杂多晶硅层185可以为使 用LPCVD来形成并可具有范围自大约500A至大约0. 5 μ m的厚度。此外,可在沉积该多晶 硅之前、期间或之后来掺杂掺杂多晶硅层185。可在导电层185上形成电介质材料层321。层321可包含例如氮化硅(Si3N4)并 可具有范围自大约500A至大约2000A的厚度。可使用低压化学气相沉积(LPCVD)来形成 介电层321。参考图22,可在结构100之上形成光掩模(未显示)并可使用一系列各向异性蚀 刻来通过移除层321、185、171、169、183、181及167的部分而形成开口 325以暴露层165的 一部分。在一或多项实施例中,开口 325可具有范围自大约一 μ m至大约10 μ m的宽度。参考图23,可在图22所示的结构100之上形成诸如氮化硅的电介质材料195的共 形层,并接着可图案化该层以形成一或多个介电间隔物195。在一些实施例中,介电层195 可以为使用LPCVD来形成并可具有范围自大约500A至大约2000A的厚度。在一些实施例中,使用两个蚀刻来形成介电间隔物195。初始蚀刻可以为各向异性 蚀刻,其可自结构100的水平表面移除电介质材料195的部分。按着,可使用相对较短的随 后各向同性蚀刻来进一步移除电介质材料195的部分以暴露导电层185的一部分。可使用 介电间隔物195来使栅极155 (图1)与屏蔽层183及181电隔离。参考图24,在形成介电间隔物195之后,可透过开口 325注入ρ型导电率的杂质材 料以形成掺杂区域157,其与介电间隔物195自对准。用以形成掺杂区域157的杂质材料 被注入至η型掺杂区域147的一部分中,并且大部分掺杂区域147形成于SiGeC层149中。 该注入称为P体注入,并且P型掺杂区域157可称为ρ体区域。如上面所论述,FET 102 (图 1)的沟道区域159 (图1)位于ρ型掺杂区域157的一部分中。用以形成掺杂区域157的注 入可包括使用范围自大约IOkeV至大约400keV的注入能量以范围自大约IO12离子/cm2至 大约IO15离子/cm2的剂量来注入ρ型导电率的掺杂剂,例如硼。在一些实施例中,可使用 多个注入来形成掺杂区域157。虽然未显示,但可实行阈值电压调整注入以通过例如使用范 围自大约IOkeV至大约IOOkeV的注入能量以范围自大约IO12离子/cm2至大约IO15离子/ cm2的剂量注入硼来调整FET 102的阈值电压。如上面所论述,与硅外延层相比较,SiGeC层149与形成于SiGeC层149中的掺杂 区域147延迟硼的扩散。因此,因为使用该SiGeC材料来控制硼的扩散,所以在SiGeC材料 中形成P体区域157将允许在形成FET 102(图1)的沟道区域159(图1)期间的更佳控制。 换言之,掺杂区域147中锗与碳的存在控制或限制掺杂区域147中硼的扩散,并且此可导致 形成掺杂区域157以在掺杂区域157中的退火与驱动之后具有基本上均勻的掺杂分布。参考图25,可实行退火,其包括在氮气环境中将结构100加热至范围自大约900°C 至大约950°C的温度大约一小时至大约四小时的时间周期。以此方式加热结构100将掺杂 区域157的杂质材料更深地驱动至掺杂区域147中,使得掺杂区域157的深度与宽度增加。 同样,掺杂区域147中锗与碳的存在控制掺杂区域147中硼掺杂区域157的扩散。参考图26,可通过例如使用氢氟酸或类似产品的湿式蚀刻工艺来移除二氧化硅层 165的暴露部分。此蚀刻可底切在介电间隔物195的一部分下方的二氧化硅层165的一部 分。换言之,该湿式蚀刻可移除在介电间隔物195的一部分下方的介电层165的一部分。该底切将允许FET 102 (图1)的栅极155 (图1)的一部分被形成从而横向延伸超过该ρ体区 域157及延伸于漏极区域147之上。形成栅极155以横向延伸超过该ρ体区域157及略微 延伸于漏极区域147之上可确保FET 102适当操作。相反,若栅极155 (图1)形成得“过 短”或不在FET 102 (图1)的全部沟道区域159 (图1)之上,则FET 102可能不适当操作, 因为若栅极155不在全部沟道区域159之上则导通FET 102可能存在问题。参考图27,可在掺杂区域157的暴露表面之上形成介电层153。此外,可在掺杂多 晶硅栅极互连层185的侧壁的暴露部分之上形成介电层199。在一些实施例中,介电层153 与199可包含氧化物,并可使用热氧化工艺来同时生长。在其他实施例中,可使用沉积工艺 来形成介电层153与199,并且在此等实施例中,介电层153与199可包含氧化铪。如本文 中所论述,在栅极155下方的氧化层153的一部分可用作FET 102 (图1)的栅极氧化物。可在形成介电层153与199之后在结构100之上共形地形成具有范围自大约 500人至大约0. 5 μ m的厚度的导电层(例如,掺杂多晶硅),并接着可图案化此导电层以形 成一或多个导电间隔物155。在一些实施例中,可使用化学气相沉积(CVD)工艺来沉积用以 形成导电多晶硅间隔物155的导电层。可将η型导电率的杂质材料注入至该导电多晶硅层 中。该注入可包括使用范围自大约IOkeV至大约200keV的注入能量以范围自大约IO14离 子/cm2至大约IO16离子/cm2的剂量注入η型导电率的掺杂物,例如砷。该注入可以为零度 注入或倾斜角度注入。可原位或在其沉积期间掺杂多晶硅间隔物155。可各向异性地蚀刻该导电多晶硅层以形成间隔物栅极155。间隔物栅极155形成 于介电层199的一部分上、介电间隔物195的一部分上及介电层153的一部分上。如本文 中所论述,栅极155可用作FET 102 (图1)的栅极。介电层199使栅极互连185与栅极155 电隔离。如下文将参考图32所论述,将使用导电层187(图32)来将栅极互连185电耦合 至栅极155。栅极155横向位于屏蔽层181与183附近,这些屏蔽层可用作FET 102 (图1) 的栅极屏蔽。因为屏蔽层181与183的至少一部分在栅极155的至少一部分与这些漏极区 域147、149、129及127的至少一部分之间,所以屏蔽层181与183可减低栅极155与FET 102 (图1)的漏极区域之间的寄生电容耦合。以此方式形成栅极155将导致垂直FET 102 (图1)的沟道长度通过栅极155的沉 积厚度而非这些半导体光刻工具的光刻限制来设定。换言之,该垂直FET 102的沟道长度 为FET 102的栅极155的栅极长度的函数,该栅极长度实质上等于用以形成FET 102的栅 极155的材料的沉积厚度而不取决于光刻尺寸。参考图28,可透过开口 365及透过氧化层153的暴露部分来注入η型导电率的杂 质材料以在掺杂区域157的一部分中形成η型导电率的掺杂区域145,其中可使掺杂区域 145与栅极155自对准。此注入可包括使用范围自大约IOKeV至大约IOOKeV的注入能量以 范围自大约IO13离子/cm2至大约IO15离子/cm2的剂量注入η型导电率的掺杂剂,例如磷。 掺杂区域145的部分可用作FET 102 (图1)的源极区域。参考图29,可在结构100之上形成具有范围自大约300Α至大约1000 A的厚度的 电介质材料层并可图案化该电介质材料层以形成介电间隔物197。经由举例,该介电层包含 氧化物,其条通过分解四乙氧基硅(TEOS)形成,并因此在此范例中该介电层可称为TEOS氧 化物。可各向异性地蚀刻该介电层以在掺杂多晶硅栅极155与氧化层153的部分上形成一 或多个介电侧壁间隔物197。在形成介电间隔物197之后,可使用例如热磷蚀刻工艺来移除氮化硅层321 (图28)。参考图30,可使用光刻与蚀刻工艺来移除氧化层153与掺杂区域145的部分以暴 露掺杂区域157的一部分。换言之,可使用光掩模(未显示)与一或多个蚀刻操作来移除 氧化层153与掺杂区域145的部分。例如,可以优先蚀刻氧化物的蚀刻化学来蚀刻由该光掩模(未显示)暴露的氧化 层153的部分。在蚀刻穿过氧化层153并暴露掺杂区域145的一部分之后,可将该蚀刻化 学改变成优先蚀刻硅和/或SiGeC的蚀刻化学并且此蚀刻将继续穿过掺杂区域145以暴露 掺杂区域157。可将ρ型导电率的杂质材料注入至掺杂区域157的暴露部分中以在掺杂区域157 的一部分中形成P型导电率的掺杂区域205。此注入可包括使用范围自大约IOKeV至大约 150keV的注入能量以范围自大约IO13离子/cm2至大约IO15离子/cm2的剂量注入ρ型导电 率的掺杂剂,例如硼。掺杂区域205可称为ρ型体接触或接触区域205,并可提供对ρ体区域157的更 低接触电阻。P型掺杂区域205的掺杂浓度相对大于P体掺杂区域157的掺杂浓度。换言 之,掺杂区域205比掺杂区域157更重地掺杂。因而,接触区域205可降低在源极区145下 方的P体区域157的薄片电阻,其可抑制可通过η型掺杂区域145、ρ型掺杂区域157及η 型层149形成的NPN器件的寄生双极效应。可通过使用电耦合至源极区域145与接触区域 205两者的源极接触161 (图1)电短路η型源极区域145与ρ型接触区域205来抑制寄生 双极效应。虽然未显示,但在形成掺杂区域205之后,可以较重掺杂注入来实行第二源极注 入。例如,该第二源极注入可包括使用范围自大约IOKeV至大约60KeV的注入能量以范围 自大约IO14离子/cm2至约IO16离子/cm2的剂量注入掺杂物,例如磷。参考图31,可使用光刻与蚀刻工艺来移除掺杂多晶硅层185与TEOS氧化层171的 部分。换言之,可使用光掩模(未显示)与两个蚀刻操作来移除掺杂多晶硅层185与TEOS 氧化层171的部分。例如,可使用反应离子蚀刻(RIE)来蚀刻掺杂多晶硅层185并可使用反 应离子蚀刻(RIE)来蚀刻TEOS氧化层171。掺杂多晶硅层185与TEOS氧化层171的蚀刻 为用以暴露屏蔽层183以使得可将屏蔽层183连接至屏蔽接触193 (图1)的工艺的部分。参考图32,可通过在结构100上形成金属层(未显示)并接着实行退火操作以形 成导电硅化物来形成硅化层187。可使用诸如蒸镀、溅射、化学气相沉积(CVD)、镀覆或电镀 的沉积工艺来形成金属层。在一范例中,该金属层可包含表并可具有在大约400A至大约 800人的范围内的厚度。在该金属层(未显示)被沉积之后,其可以被退火以形成导电硅化 层187,其在一些实施例中可以为钛硅(TiSi)层。在一范例中,可在大约600°C至大约850°C 的温度范围内实行该退火。在形成导电层187之后,可使用例如湿式蚀刻工艺来移除在结 构100上不合需要的位置中的层187的部分。可使用导电层187来电耦合栅极互连层185 与栅极155。导电层187可称为“桥”或耦合结构。现参考图33,电介质材料175可形成在该结构100之上并被图案化以形成开口 331、333及335。在一些实施例中,电介质材料175可以为掺杂玻璃(例如,磷硅酸盐玻璃 (PSG)、硼磷硅酸盐玻璃(BPSG)),或电介质材料175可以为使用四乙氧基硅(TEOS)形成的 氧化物,并可使用CVD或PECVD来形成。
在一些实施例中,可使用一或多个蚀刻工艺来形成开口 331、333及335。例如,可 使用两个蚀刻工艺来形成开口 331、333及335。初始蚀刻可以为各向同性蚀刻并接着可实 行随后各向异性蚀刻以形成开口 331、333及335。开口 331暴露屏蔽层183的一部分,而 开口 335暴露接触栅极互连185的硅化层187的一部分。开口 333暴露在掺杂区域205与 145上的硅化层187的一部分。参考图34,可分别在开口 331 (图33)、333(图33)及335 (图33)中形成电接触 193、161、191。在一些实施例中,可以诸如氮化钛(TiN)的阻挡金属来内衬开口 331、333及 335。接着,可在内衬开口 331 (图33)、333(图33)及335 (图33)的氮化钛层之上形成金 属,例如钨。该氮化钛与钨的组合分别在开口 331 (图33)、333(图33)及335 (图33)中形 成氮化钛/钨(TiN/W)插塞或接触193、161及191。亦可使用其他金属或合金(例如,铝 (Al)、铝铜钨(AlCuff)或铝硅铜(AlSiCu))来形成接触193,161及191。回头参考图1,在形成电接触193、161及191之后,可在结构100之上形成介电层 179,例如PSG或氮化硅。介电层179可具有至少大约一微米的厚度并可使用PECVD来形成。 可图案化介电层179以形成开口 211、213及215以分别暴露接触193、161及191。耦合至源极区域145的电接触161为用于在FET 102的操作期间自半导体结构 100移除热量的相对较低电阻热路径。电接触161紧密接近在该晶体管102中产生热量之 处并因而可自块体硅有效地移除热量。虽然隔离结构101在本文中说明为在形成SiGeC层149之前形成,但本文中说明 的方法及装置在此方面不受限制。在其他实施例中,可在形成该隔离结构之前形成该SiGeC 外延层。在此等实施例中,可在该SiGeC层中并穿过该SiGeC层形成该隔离结构的腔。因此,已揭示各种结构与方法以提供高电压(HV)和/或高频率半导体晶体管并已 揭示用于制造此半导体晶体管的方法。在一些实施例中,FET 102可具有至少大约十伏或更 大的漏极至源极崩溃电压(BVdss)并可具有高达100伏或更大的崩溃电压。此外,在一些 实施例中,FET 102可具有数百兆赫的操作频率并可具有高达三千兆赫或更大的操作频率。虽然已在本文中揭示具体实施例,但不期望所主张的主题受限于所揭示的实施 例。本领域的技术人员将认识到,可进行修改及变化而不脱离所揭示主题的精神。期望所 主张的主题涵盖在随附权利要求的范畴内的所有这些修改及变化。
权利要求
一种半导体结构,包括半导体基板;第一半导体材料,在该半导体基板之上,其中该第一半导体材料为硅外延层;第二半导体材料,在该第一半导体材料的一部分之上,其中该第二半导体材料包括硅锗碳(SiGeC);有源器件,其中该有源器件的一部分形成于该第二半导体材料中;以及电介质结构,其自该第一半导体材料的第一表面穿过该第一半导体材料延伸到该半导体基板中。
2.如权利要求1的半导体结构,其中该第一半导体材料不含锗或基本上不含锗,并且 该第一半导体材料不含碳或基本上不含碳。
3.如权利要求1的半导体结构,还包括在该第二半导体材料之上的第三半导体材料, 其中该第三半导体材料为硅外延层。
4.如权利要求1的半导体结构,其中该电介质结构包括二氧化硅,其中该电介质结构 为连续结构,其围绕该有源器件的该部分,且其中该电介质结构包括至少一空洞及在该空 洞之上的掺杂电介质材料。
5.如权利要求4的半导体结构,其中该掺杂电介质材料为磷硅酸盐玻璃(PSG)、硼硅酸 盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)且其中该掺杂电介质材料密封该空洞。
6.如权利要求1的半导体结构,其中该第一半导体的该第一表面为该第一半导体材 料的顶部表面,其中该电介质结构的一部分延伸至该第一半导体材料的底部表面以下的层 级,其中该第一半导体材料的该底部表面平行于或基本上平行于该第一半导体材料的该顶 部表面,且其中该电介质结构的该底部表面平行于或基本上平行于该第一半导体材料的该 第一表面。
7.如权利要求1的半导体结构,其中该电介质结构的该底部表面平行于或基本上平行 于该第一半导体材料的该第一表面,且其中该电介质结构的侧壁垂直于或基本上垂直于该 第一半导体材料的该第一表面。
8.如权利要求1的半导体结构,其中该有源器件为场效应晶体管(FET),其具有在该第 二半导体材料的至少一部分中的源极区域、在该第二半导体材料的至少一部分中的沟道区 域、漏极区域及在该沟道区域之上的栅极,其中该漏极区域的一部分在该第二半导体材料 的一部分中,并且该沟道区域在该源极区域与该漏极区域之间。
9.如权利要求8的半导体结构,还包括在该第一半导体材料的该第一表面之上的第一 导电层,其中该第一导电层与该FET的该栅极电隔离,其中该第一导电层电耦合至该FET的 该源极区域,其中该第一导电层的至少一部分在该电介质结构之上,且其中该第一导电层 的至少一部分在该栅极的至少一部分与该漏极区域的至少一部分之间。
10.一种半导体结构,包括半导体基板;第一外延层,在该半导体基板之上;第二外延层,在该第一外延层的一部分之上,其中该第二外延层包括硅锗碳(SiGeC);第三外延层,在该第二外延层之上;晶体管,其中该晶体管的一部分形成于该第二外延层中;以及隔离结构,自该第一外延层的第一表面穿过该第一外延层延伸到该半导体基板中。
11.如权利要求10的半导体结构,其中该晶体管为单向晶体管,且其中该第一外延层 为硅外延层。
12.如权利要求10的半导体结构,其中该晶体管为场效应晶体管(FET),其具有在该第 二外延区域的一部分中的源极区域、在该第二外延区域的一部分中的沟道区域、在该沟道 区域之上的栅极及漏极区域,其中该漏极区域的一部分在该第二外延区域的一部分中,并 且该沟道区域在该源极区域与该漏极区域之间。
13.如权利要求12的半导体结构,其中该FET为垂直FET,其中该栅极为圆形,且其中 该FET的沟道长度大致等于该栅极的厚度。
14.如权利要求12的半导体结构,其中杂质材料在该沟道区域中从源极沟道结到漏极 沟道结的掺杂浓度基本上恒定。
15.如权利要求12的半导体结构,还包括在该第一外延层的第一表面之上的第一导电 层,其中该第一导电层与该FET的该栅极电隔离,其中该第一导电层电耦合至该FET的该源 极区域,其中该第一导电层的至少一部分在该栅极的至少一部分与该漏极区域的至少一部 分之间。
16.如权利要求12的半导体结构,还包括第二导电层,耦合至该FET的该栅极并在该第一导电层之上;以及第三导电层,耦合至该FET的该栅极并耦合至该第二导电层,其中该第三导电层的第 一部分在该第二导电层之上并且该第三导电层的第二部分在该栅极之上。
17.一种半导体结构,包括半导体材料,包括硅锗碳(SiGeC);场效应晶体管(FET),具有在该半导体材料的至少一部分中的源极区域、在该半导体材 料的至少一部分中的沟道区域、在该沟道区域之上的栅极及漏极区域,其中该漏极区域的 一部分在该半导体材料的一部分中,并且该沟道区域在该源极区域与该漏极区域之间;第一导电层,耦合至该栅极并在该半导体材料之上;以及第二导电层,耦合至该栅极并耦合至该第一导电层,其中该第二导电层的至少一部分 在该第一导电层之上并在该FET的该栅极之上,且其中该第二导电层接触该栅极并接触该 第一导电材料。
18.如权利要求17的半导体结构,其中该第一导电层包括掺杂多晶硅,其中该第二导 电层包括硅化物,且其中该第二导电层的厚度小于该第一导电层的厚度。
全文摘要
依据一或多项实施例,一种半导体结构包括半导体基板、在该半导体基板之上的第一半导体材料及在该第一半导体材料的一部分之上的第二半导体材料,其中该第二半导体材料包含硅锗碳(SiGeC),且其中该第一半导体材料为硅外延层。该半导体结构进一步包括有源器件,其中该有源器件的一部分形成于该第二半导体材料中;以及电介质结构,其自该第一半导体材料的第一表面延伸穿过该第一半导体材料至该半导体基板中。
文档编号H01L29/78GK101960573SQ200980107766
公开日2011年1月26日 申请日期2009年2月27日 优先权日2008年3月4日
发明者比什努·P·戈格伊, 罗伯特·B·戴维斯 申请人:HVVi半导体股份有限公司
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