半导体存储器及其制造方法

专利名称：半导体存储器及其制造方法
技术领域：
本发明涉及半导体存储器及其制造方法，更具体而言，涉及包括三维排列的存储 器基元(memory cell)的半导体存储器及其制造方法。
背景技术：
闪速存储器被广泛用作在蜂窝电话、数码相机、USB(通用串行总线)存储器、硅音 频播放器等等中的高容量数据存储，并且随着因快速的按比例缩小使得每位的制造成本降 低而持续扩大市场。此外，还迅速浮现出了新的应用，实现了其中按比例缩小和制造成本降 低发现新市场的良性循环。特别地，NAND闪速存储器允许多个有源区(下文中也称为“AA”)共享栅极导体 (下文中也称为“GC”)，由此基本上实现具有4F2的基元面积的交叉点基元，其中F为最小 加工尺寸，并且由于其具有简单的结构，因而正被迅速地按比例缩小。因为这伴随着按比例 缩小而降低了每位成本，NAND闪速存储器已经被广泛地用于存储应用，例如，上述USB存储 器和硅音频播放器，并被预期在将来可以代替HDD(硬盘驱动器)和其他主存储器。因此， 近来，NAND闪速存储器引领了半导体微制造，并且即使在批量生产中，最小加工尺寸也已经 达到70nm或更小。虽然技术困难随着按比例缩小而迅速增加，但在将来仍然存在对迅速按 比例缩小的需求，其中大约每1. 5年基元面积会减半。然而，在将来同样存在对闪速存储器推进按比例缩小的各种问题。如下列出了这 些问题。(1)光刻技术的发展不能赶上快速的按比例缩小。在目前状态下，光刻装置的市场 发布之后立即开始批量生产。在将来，需要光刻技术继续像目前一样地增加位密度。(2)伴随按比例缩小的器件尺寸减小导致短沟道效应和窄沟道效应急剧地变得显 著，这使得难以逐代(generation)地确保非易失性存储器的可靠性和快速操作。(3)通过伴随按比例缩小的器件尺寸减小，可以预言，在将来，原子数目的统计波 动例如会劣化器件特性或改变器件特性。由于上述问题(1)到(3)，通过简单地仅仅在水平面中按比例缩小，在将来可能难 以持续增加位密度。在该上下文中，多层存储器被考虑为这样的半导体存储器的结构，其可以实现存 储器元件的更高位密度而不完全依赖于光刻技术中的按比例缩小(参见例如专利文件1)。 专利文件1公开了一种连续地层叠多个存储器层的方法。然而，该技术基于逐层地层叠存 储器层。因此，存储器层的数目的增加会导致制造步骤数目增加，并且还会导致制造成本增 加。由此，该技术具有每位制造成本的问题。为了克服这些问题，提出了一种新的多层闪速存储器(参见专利文件2和非专利 文件1)。在该存储器中，在衬底上交替地层叠介电膜和电极膜，然后同时形成通孔。在该 通孔的侧表面上形成用于保持电荷的电荷存储层，并且在通孔的内部填充柱(Pillar)形 电极。由此，存储器基元在柱形电极与电极膜之间的交叉处三维地排列。此外，在最上面的电极膜上设置沿一个方向延伸的多个选择栅极线，并且将沿另一方向延伸的多个位线设置 在所述多个选择栅极线上方并使其被连接到柱形电极的上端部，这允许选择任意的柱形电 极。另一方面，电极膜被分别连接到不同的字互连，这允许选择任意的电极膜。因此，可以 选择任意的存储器基元来写入和读取数据。与在专利文件1中描述的上述多层存储器相比，该技术对于诸如AA和GC的每一 个精细部件仅仅包括一个光刻步骤，而与叠层的数目无关。因此，有利地，每位的制造成本 随着叠层的数目的增加而减小。此外，基元晶体管为SGT(环绕栅极晶体管(surrounding gate transistor))，其中栅极电极完全围绕柱形硅沟道。SGT的特征在于其对沟道的强控 制，使得短沟道效应减小，并为多值(multilevel)操作做好准备。然而，为了选择以阵列形式排列的沟道硅柱中的任意一个，需要在平面中以带式 配置(banded configuration)设置各选择栅极。专利文件1 JP-A-H07-235649专利文件2 JP-A-2007-266143非专利文件 1 :H. Tanaka, Μ. Kido, et al. "Bit Cost ScalableTechnology with Punch and Plug Process for Ultra High Density FlashMemory”2007Symposium on VLSI Technology Digest of TechnicalPapers, p.14-1
发明内容
本发明所要解决的问题本发明的目的为提供一种能够通过三维地排列基元来增加位密度的半导体存储 器及其制造方法。解决问题的方法根据本发明的一个方面，提供了一种半导体存储器，包括衬底；多个栅极电极 膜，其被设置在所述衬底上，沿与所述衬底的上表面平行的一个方向排列，并包括沿所述一 个方向观察到的多个通孔；多个半导体梁(beam)，其通过所述多个栅极电极膜的所述通孔 而沿所述一个方向延伸；以及电荷存储层，其被设置在所述栅极电极膜与所述半导体梁之 间。根据本发明的另一方面，提供了一种制造半导体存储器的方法，包括通过在衬底 上交替地层叠多个介电膜和半导体膜而形成多层体；沿与所述衬底的上表面平行的第一方 向分割所述多层体以形成多个半导体梁，所述多个半导体梁由被分割的半导体膜构成并沿 与所述衬底的所述上表面平行且与所述第一方向正交的第二方向延伸；在所述被分割的多 层体之间沿所述第二方向不连续地设置介电体；通过由所述被分割的多层体和所述介电体 围绕的间隙而进行蚀刻，以去除所述介电膜的被夹在所述间隙之间的部分；在所述半导体 梁的暴露的表面上形成电荷存储层；以及在所述介电膜的剩余部分、所述介电体以及所述 半导体梁之间的空间中填充导电材料，以形成栅极电极膜。根据本发明的又一方面，提供了一种制造半导体存储器的方法，包括通过在衬底 上交替地外延生长多个硅锗膜和硅膜而形成多层体；沿与所述衬底的上表面平行的第一方 向分割所述多层体以形成多个硅梁，所述多个硅梁由所述被分割的硅膜构成并沿与所述衬 底的所述上表面平行且与所述第一方向正交的第二方向延伸；去除所述硅锗膜以暴露所述硅梁；在所述硅梁之间填充介电体；在所述介电体的位于沿所述第一方向排列的所述硅梁 之间的部分中形成沿所述第二方向排列的多个沟槽；通过所述沟槽进行蚀刻，去除所述介 电体的被夹在所述沟槽之间和被夹在所述垂直排列的硅梁之间的部分；在所述硅梁的暴露 的表面上形成电荷存储层；以及通过在所述介电体的剩余部分和所述硅梁之间的空间中填 充导电材料，形成栅极电极膜。根据本发明的再一方面，提供了一种制造半导体存储器的方法，包括通过在衬底 上交替地外延生长多个硅锗膜和硅膜而形成第一多层体；去除所述硅锗膜；通过热氧化所 述硅膜而在所述硅膜之间形成热氧化硅膜(silicon thermal oxide film)，形成具有交替 地层叠的所述硅膜和热氧化硅膜的第二多层体；沿与所述衬底的上表面平行的第一方向分 割所述第二多层体以形成多个硅梁，所述多个硅梁由所述被分割的硅膜构成并沿与所述衬 底的所述上表面平行且与所述第一方向正交的第二方向延伸；在所述被分割的第二多层体 之间沿所述第二方向不连续地设置介电体；通过被所述被分割的第二多层体和所述介电体 围绕的间隙而进行蚀刻，以去除所述热氧化硅膜的被夹在所述间隙之间的部分；在所述硅 梁的暴露的表面上形成电荷存储层；以及通过在所述热氧化硅膜的剩余部分、所述介电体、 以及所述硅梁之间的空间中填充导电材料，形成栅极电极膜。本发明的效果根据本发明，可以实现能够通过三维地排列基元来增加位密度的半导体存储器及 其制造方法。


图1为示例出根据本发明的第一实施例的半导体存储器的与硅梁(silicon beam)的延伸方向平行的截面视图；图2为示例出根据第一实施例的半导体存储器的与硅梁的延伸方向垂直的截面 视图；图3为示例出根据第一实施例的半导体存储器的存储器区域内部的截面透视图；图4为示例出根据第一实施例的半导体存储器的存储器区域中的栅极电极膜和 硅梁的透视图；图5为示例出第一实施例中的结构体25的基本单位(basic unit)的截面视图；图6为示例出根据第一实施例的半导体存储器的存储器区域的一个端部的透视 图；图7为示例出根据比较例的用于制造半导体存储器的方法的工艺截面视图；图8为示例出根据比较例的用于制造半导体存储器的方法的工艺截面视图；图9为示例出根据比较例的用于制造半导体存储器的方法的工艺截面视图；图10为示例出根据比较例的用于制造半导体存储器的方法的工艺截面视图；图11为示例出根据比较例的用于制造半导体存储器的方法的工艺截面视图；图12为示例出根据比较例的半导体存储器的平面图；图13(a)和13(b)为示例出根据本发明的第二实施例的用于制造半导体存储器的 方法的工艺截面视图，其中图13(a)示出了 YZ截面，图13(b)示出了 XZ截面；图14(a)和14(b)为示例出根据第二实施例的用于制造半导体存储器的方法的工艺截面视图，其中图14(a)示出了 YZ截面，图14(b)示出了 XZ截面；图15(a)和15(b)为示例出根据第二实施例的用于制造半导体存储器的方法的工 艺截面视图，其中图15(a)示出了 YZ截面，图15(b)示出了 XZ截面；图16(a)和16(b)为示例出根据第二实施例的用于制造半导体存储器的方法的工 艺截面视图，其中图16(a)示出了 YZ截面，图16(b)示出了 XZ截面；图17(a)和17(b)为示例出根据第二实施例的用于制造半导体存储器的方法的工 艺截面视图，其中图17(a)示出了 YZ截面，图17(b)示出了 XZ截面；图18为示例出根据第二实施例的用于制造半导体存储器的方法的透视截面视 图；图19为示例出根据第二实施例的用于制造半导体存储器的方法的透视截面视 图；图20为示例出根据第二实施例的用于制造半导体存储器的方法的透视截面视 图；图21为示例出根据第二实施例的用于制造半导体存储器的方法的透视截面视 图；图22为示例出根据本发明的第三实施例的用于制造半导体存储器的方法的工艺 截面视图；图23为示例出根据第三实施例的用于制造半导体存储器的方法的透视截面视 图；图24为示例出根据第三实施例的用于制造半导体存储器的方法的透视截面视 图；图25为示例出根据第三实施例的用于制造半导体存储器的方法的透视截面视 图；图26为示例出根据第三实施例的用于制造半导体存储器的方法的透视截面视 图；图27为示例出根据第三实施例的用于制造半导体存储器的方法的透视截面视 图；图28为示例出根据本发明的第四实施例的用于制造半导体存储器的方法的工艺 截面视图；图29为示例出根据第四实施例的用于制造半导体存储器的方法的透视截面视 图；图30为示例出根据第四实施例的用于制造半导体存储器的方法的透视截面视 图；图31为示例出根据第四实施例的用于制造半导体存储器的方法的透视截面视 图；以及图32为示例出根据第四实施例的用于制造半导体存储器的方法的透视截面视 图。参考标号的说明1半导体存储器
811硅衬底 12多层互连层 13晶体管 14 STI
15栅极氧化物膜 16栅极电极
17 接触插塞(contact plug)
18互连
19过孔插塞
20层间介电膜
21栅极电极膜
22通孔
23硅梁
24 ONO膜
24a氧化硅层
24b氮化硅层
24c氧化硅层
25结构体
26氮化硅膜
31氧化硅膜
33栅极电极构件
35位互连
37晶体管
37c沟道区域
37d漏极区域
37s源极区域
101硅衬底
102栅极氧化物膜
103多晶硅膜
104 STI
108氮化硅膜
110 TE0S/03膜
111沟槽
121多层体
122导电膜
123介电膜
126间隙
201硅衬底
202外延SiGe膜
203外延Si膜
204外延SiGe膜
205氮化硅膜
206多层体
208SOG膜
209沟槽
210间隙
211WN膜
221多层体
305氮化硅膜
306多层体
308热氧化硅膜
309多层体
311TaN膜
401栅极电极膜
403ONO膜
404硅插塞
405硬掩模
405a 开口
407硅膜
409选择栅极电极
411硅柱
F最小加工尺寸
Rc外围电路区域
Rm存储器区域
具体实施例方式下面将参考

本发明的实施例。首先，说明本发明的第一实施例。该实施例涉及半导体存储器，更具体地，涉及非易失性半导体存储器。图1为示例出根据该实施例的半导体存储器的与硅梁(silicon beam)的延伸方 向平行的截面视图。图2为示例出根据该实施例的半导体存储器的与硅梁的延伸方向垂直的截面视 图。图3为示例出根据该实施例的半导体存储器的存储器区域内部的截面视图。图4为示例出根据该实施例的半导体存储器的存储器区域中的栅极电极膜和硅 梁的透视图。图5为示例出该实施例中的结构体25的基本单位的截面视图。图6为示例出根据该实施例的半导体存储器的存储器区域的一个端部的透视图。
为了示例清楚，在图4中，没有示出除了栅极电极膜和一个硅梁之外的部件。在图 6中，没有示出层间介电膜。如图1和2所示，根据该实施例的半导体存储器1包括硅衬底11，并且多层互连 层12被设置在硅衬底11上。在半导体存储器1中，限定了包括用于存储数据的多个存储 器基元的存储器区域Rm和包括用于驱动存储器区域Rm的驱动电路的外围电路区域Re。外围电路区域Rc示例性地包括晶体管13作为用于驱动存储器区域Rm的驱动电 路的一部分。在硅衬底11中围绕晶体管13设置用于使晶体管13与周边隔离的STI (浅沟 槽隔离)14。晶体管13由形成在硅衬底11的上部中的源极/漏极区域(未示出)、形成在 其上表面上的栅极氧化物膜15、以及设置在棚极氧化物膜15上方的栅极电极16形成。此 外，在外围电路区域Rc中的多层互连层12包括被连接到晶体管13的栅极电极16等等的 接触插塞17、互连18、以及用于在垂直设置的互连18之间进行连接的过孔插塞19，并且它 们均被填充在层间介电膜20中。在该实施例中，为了便于说明，使用XYZ正交坐标系统。将与硅衬底11的上表面 垂直的方向(即，垂直方向)称为Z方向，并将与硅衬底11的上表面平行的水平方向(其 是彼此正交的两个方向)称为X和Y方向。这同样被应用于稍后描述的其他实施例。如图1到5所示，在存储器区域Rm中，在多层互连层12的最下层处设置多个栅极 电极膜21。如图3和4所示，每一个栅极电极膜21的形状如同沿YZ平面扩展的板，并且当 沿X方向观察时，其形状如同具有以矩阵方式排列的多个通孔22的格子(lattice)。所述 多个栅极电极膜21沿X方向彼此等距地被间隔，并且当沿X方向观察时，形成在不同的栅 极电极膜21中的通孔22的位置彼此一致。栅极电极膜21示例性地由多晶硅或金属或合 金(例如，氮化钨(WN)或氮化钽(TaN))形成。在栅极电极膜21之间设置氧化硅膜31。形状如同沿X方向延伸的梁的硅梁23被插入通过栅极电极膜21的通孔22。硅 梁23示例性地由多晶硅形成。在每个栅极电极膜21中，一个硅梁23被插入通过一个通孔 22。因此，硅梁23的数目等于形成在每一个栅极电极膜21中的通孔22的数目，并且所述 多个硅梁23在YZ平面中以矩阵的方式排列。每个硅梁23被插入通过所有栅极电极膜21 的通孔22。在该实施例中，沿Z方向排列的硅梁23的数目示例性地为四。然而，本发明不 受此限制。如图5所示，在栅极电极膜21与硅梁23之间设置ONO膜(氧化物-氮化物-氧 化物膜)24。ONO膜24包括从硅梁23侧依次层叠的氧化硅层24a、氮化硅层24b以及氧化 硅层24c。ONO膜24还被设置在氧化硅膜31与栅极电极膜21之间。硅梁23的位于通孔22内部的部分用作有源区(AA)，栅极电极膜21用作栅极导体 (GC)，ONO膜24的氮化硅层24b用作电荷存储层。由此，SGT (环绕栅极晶体管)被形成在 栅极电极膜21与硅梁23之间的每一个交叉处，并且用作存储器基元。因此，在结构体25 中，多个存储器基元沿X、Y和Z方向以三维矩阵的形式排列。如图1和2所示，在半导体存储器1中，由多个栅极电极膜21、多个硅梁23以及 ONO膜24构成的结构体25被设置在封闭的空间内。具体地，结构体25被设置在存储器区 域Rm中的多层互连层12的最下层的下部中。氮化硅膜26被设置在多层互连层12的最下 层中的结构体25的上方。在图5中，示出了各部件的示例性尺寸。在栅极电极膜21的开口 22之间的部分
11具有29nm的X方向长度以及25nm的Y方向长度。ONO膜24的厚度为10歷。氧化硅膜31 的宽度(即，其X方向长度)为11歷。硅梁23的宽度(S卩，其Y方向长度)为15nm。因此， 构成结构体25的基本单位的X方向和Y方向长度均为60nm。另一方面，如图6所示，在结构体25的一个X方向端部中，没有设置栅极电极膜21 和ONO膜24，而是在氧化硅膜31中填充硅梁23。结构体25被加工为阶梯(staircase)图 形，并且其中的阶梯的数目等于沿Z方向排列的硅梁23的数目(S卩，楼层(floor)的数目)。 在每一个阶梯处，每一个硅梁23的端部的至少上表面，示例性地，上表面和两个侧表面，位 于氧化硅膜31的外部。硅梁23的X方向端部的位置与结构体25的台阶状(stepped)边 缘一致。由此，具有相同Z坐标的多个硅梁23(即，设置在同一楼层上的多个硅梁23)的端 部的X坐标彼此相同。在被加工为阶梯图形的结构体25的每一个阶梯上方设置沿Y方向延伸的栅极电 极构件33。因此，栅极电极构件33的数目等于结构体25的阶梯的数目，即，沿Z方向排列 的硅梁23的数目。每个栅极电极构件33在设置于每一楼层上的多个硅梁23的端部(即， 位于氧化硅膜31外部的部分)的直接上方通过。在这些硅梁23与栅极电极构件33之间 设置栅极氧化物膜(未示出)。该栅极氧化物膜的厚度足够厚以使栅极电极构件33与硅梁 23绝缘，并且足够薄以允许栅极电极构件33的电势影响这些硅梁23的导电状态。由此，在 硅梁23与栅极电极构件23之间的最近点处形成了场效应晶体管。在每个硅梁23的端部的直接上方设置过孔插塞34，并且在过孔插塞34的直接上 方设置沿X方向延伸的位互连35。位互连35被设置在多层互连层12的第二互连层中，并 且过孔插塞34将硅梁23连接到位互连35。为沿Z方向排列的每一列硅梁23设置位互 连35，并且位互连35被共同连接到属于每一列的硅梁23 (即，具有相同Y坐标的多个硅梁 23)。因此，位互连35的数目等于硅梁23的沿Y方向的列的数目。位互连35被沿Y方向 排列，并且其排列间距(pitch)等于硅梁23的排列间距。位互连35从结构体25的直接上方沿X方向突出。在该突出部的直接下方设置接 触插塞36，并在接触插塞36的直接下方设置晶体管37。由此，位互连35通过接触插塞36 而被连接到晶体管37的源极区域37s。在图5中，为了便于示例，仅示出了过孔插塞34、位 互连35和接触插塞36的一组。晶体管37的源极区域37s和漏极区域37d被形成在硅衬底11的上部中并沿X方 向排列。在源极区域37s与漏极区域37d之间形成沟道区域37c，在沟道区域37c的直接 上方设置栅极介电膜(未示出)，并且在栅极介电膜的直接上方设置栅极电极37g(参见图 1)。所设置的晶体管37的数目等于硅梁23的列的数目，并沿X方向与Y方向之间的方向 倾斜排列。晶体管37的沿Y方向的排列间距等于硅梁23的排列间距。接下来，说明根据该实施例的半导体存储器1的操作。在半导体存储器1中，可以通过将多个栅极电极构件33中的一个的电势设定为使 得邻近所述一个栅极电极构件33的硅梁23变为“开启(ON) ”状态的电势，来使设置在一个 楼层上的多个硅梁23导通。也就是，通过选择一个栅极电极构件33，可以从结构体25选择 一个楼层，并且可以选择存储器基元的Z坐标。此外，通过使所述多个晶体管37中的一个变为开启状态并将另一晶体管37变为 关断(OFF)状态，可以选择一个位互连35，并且可以同时选择在沿Z方向的线上排列的多个硅梁23。也就是，通过选择一个晶体管37，可以选择存储器基元的Y坐标。此外，通过将所述多个栅极电极膜21中的一个的电势设定为与另一栅极电极膜 21的电势不同，在每一个硅梁23中，可以使位于所述一个栅极电极膜21的开口 22中的部 分的状态不同于位于所述另一栅极电极膜21的开口 22中的部分的状态。也就是，通过选 择一个栅极电极膜21，可以选择存储器基元的X坐标。由此，可以从以三维矩阵的方式设置在结构体25中的多个存储器基元选择一个 存储器基元。然后，可以通过将电荷存储在设置于该存储器基元中的氮化硅层24b中来存 储数据。此外，可以通过从氮化硅层24b提取电荷来擦除数据。并且，构成该存储器基元 的SGT的阈值电压取决于在氮化硅层24b中电荷的存在或不存在。因此，通过使感测电流 (sense current)通过该存储器基元所属于的硅梁23并同时使在该硅梁23上的除该存储 器基元之外的存储器基元为“通过(pass) ”状态，便可以检测出在该存储器基元中是否存储 有电荷并可以读取数据。接下来，说明该实施例的效果。如图5所示，在半导体存储器1的结构体25的X方向上，氧化硅膜31与被ONO膜 24围绕的栅极电极膜21交替地排列，并且一个栅极电极膜21和一个氧化硅膜31构成了基 本单位。为每一个这样的基本单位配置存储器基元。如稍后在第二到第四实施例中所详细 说明的，可以示例性地通过蚀刻氧化硅膜31来制造该基本单位。ONO膜24是通过使硅梁 23的表面热氧化且然后沉积氮化硅层和氧化硅层而形成的，因而不需要光刻加工。因此，可 以将该基本单位配置为具有2F的长度，其中F为最小加工尺寸。另一方面，在结构体25的Y方向上，栅极电极膜21的被ONO膜24围绕且位于通 孔22之间的部分与硅梁23交替地排列，并且一个硅梁23和栅极电极膜21的一个部分构 成了基本单位。为每一个这样的基本单位配置存储器基元。如稍后在第二到第四实施例中 所详细说明的，可以示例性地通过蚀刻由在硅衬底11上交替地沉积硅膜和氧化硅膜而形 成的多层体来制造该基本单位。因此，可以将该基本单位配置为具有2F的长度，其中F为 最小加工尺寸。此外，如图6所示，用于选择结构体25的楼层的栅极电极构件33被形成为如同沿 Y方向延伸的柱，因此不受沿Y方向的加工精度的限制。此外，需要与沿Y方向排列的硅梁 23的数目一样多的晶体管37，其中晶体管37用于选择沿Y方向的硅梁23的列。然而，因 为晶体管37中的源极和漏极沿X方向排列，可以将晶体管37的沿Y方向的排列间距设定 为2F。此外，根据需要，可以使晶体管37沿X方向偏移，在该情况下，晶体管37不受沿Y方 向的加工精度的限制。由此，可以将结构体25的基本单位形成为具有2F的X方向长度和2F的Y方向长 度，从而基本单位在XY平面中的面积可以被设定为4F2。此外，因为存储器基元被形成用于 每一个基本单位，在XY平面中的每存储器基元的面积(基元面积)为4F2。因此，根据该实 施例的半导体存储器1可以在XY平面的平面结构中被按比例缩小，从而可以实现可与常规 平面NAND闪速存储器相比拟的位密度。此外，在根据该实施例的半导体存储器1中，因为 存储器基元沿Z方向排列，可以与沿Z方向的排列数目成比例地增加存储器基元的位密度。 因此，可以增加存储器基元的位密度而不会超出制造技术的极限地按比例缩小平面结构。此外，常规平面NAND闪速存储器包括NAND链，每一个链由串联连接的32个基元或64个基元的晶体管构成。这里，通过首先选择一个NAND链而进行数据写入和读取，然后， 相继地驱动在所选择的NAND链中的32或64个栅极电极。此外，在平面NAND闪速存储器 中，在设计外围电路时假设该操作。另一方面，同样在根据该实施例的半导体存储器中，可 以在每个硅梁23中形成几十或更多的存储器基元，并且可以通过选择一个硅梁23来进行 数据写入和读取，然后相继地驱动栅极电极膜21。也就是，可以与常规平面NAND闪速存储 器相似的方法来进行数据写入和读取。由此，根据该实施例的半导体存储器可以直接使用 常规平面NAND闪速存储器的外围电路。此外，在根据该实施例的半导体存储器1中，构成每个存储器基元的晶体管具有 SGT结构。因此，抵抗了短沟道效应。此外，因为栅极电极膜21具有对沟道的强控制力，可 以容易地实现诸如2位/基元(=4值)和3位/基元(=8值)的多值存储。此外，由 于栅极电极膜可以完全围绕AA，因此可以防止与邻近基元的干扰，在该干扰中，基元的阈值 电压随对邻近的基元的写入/擦除操作而变化。接下来，说明该实施例的比较例。该比较例为在背景技术部分中说明的技术的实例。图7到11为示例出根据该比较例的用于制造半导体存储器的方法的工艺截面视 图。图12为示例出根据该比较例的半导体存储器的平面视图。与根据第一实施例的半导体存储器相似，根据该比较例的半导体存储器包括以三 维矩阵方式排列的多个存储器基元。然而，该比较例与第一实施例的区别在于栅极电极膜 的扩展方向和硅梁的延伸方向。更具体而言，在根据第一实施例的半导体存储器中，每一个 栅极电极膜垂直于硅衬底的上表面扩展，而硅梁平行于硅衬底的上表面延伸。比较而言，在 根据该比较例的半导体存储器中，栅极电极膜平行于硅衬底的上表面扩展，而沟道硅(下 文中，在该比较例中，称为“硅柱”)垂直于硅衬底的上表面延伸。在下面，简要说明根据该比较例的半导体存储器的制造方法。首先，如图7所示，在硅衬底406上交替地层叠由氧化硅构成的介电膜402和由多 晶硅构成的栅极电极膜401，并在其上形成硬掩模405。接下来，如图8所示，构图硬掩模405以形成沿Z方向观察时的矩阵配置的多个 开口 405a。然后，使用构图的硬掩模405作为掩模来对介电膜402和栅极电极膜401进行 RIE(反应离子蚀刻)或其他蚀刻，从而在介电膜402和栅极电极膜401的多层体中形成到 达硅衬底406的通孔410。接下来，如图9所示，使用诸如CVD(化学气相沉积)或ALD(原子层沉积)的保形 沉积，在通孔410的内表面上形成ONO膜403。形成在通孔410的侧表面上的ONO膜403中 的氮化硅层用作电荷存储层。随后，去除设置在通孔410的底表面上的ONO膜403。然而， 如果在使设置在通孔410的侧表面上的ONO膜403暴露的同时进行RIE，则会损伤用作电荷 存储层的ONO膜403。因此，用硅膜407 —次性整体覆盖通孔410的内表面以进行保护。然后，如图10所示，进行RIE以去除形成在通孔410的底表面上的硅膜407和ONO 膜 403。接下来，如图11所示，在通孔410的内部填充多晶硅以制造被连接到硅衬底406 的硅插塞404。硅插塞404和围绕其的硅膜407构成了硅柱411。硅柱411在XY面中以矩
14阵状排列。 随后，如图12所示，在介电膜402和栅极电极膜401的多层体上形成一个多晶硅 膜，并通过光刻技术处理该多晶硅膜以形成多个选择栅极电极409。每个选择栅极电极409 的形状如同沿硅柱411的排列方向中的一个(例如，X方向)延伸的带(strip)。也就是， 所述多个选择栅极电极409在相同的高度处彼此平行间隔。这里，在选择栅极电极409之 间设置介电膜408以使选择栅极电极409彼此绝缘。 接下来，形成贯穿选择栅极电极409且与通孔410连通的通孔，并且在该通孔的内 表面上形成氧化硅膜412。接下来，去除形成在通孔的底表面上的氧化硅膜412以暴露硅柱 411的上端表面，然后在该通孔中填充多晶硅。由此，新填充的多晶硅构成了硅柱411的一 部分。此外，在选择栅极电极409的上方设置沿Y方向延伸的多个位互连(未示出)。每个 位互连被连接到在沿Y方向的线中排列的硅柱411。由此，配置了 SGT，其中选择栅极电极409用作栅极电极，氧化硅膜412用作栅极介 电膜，硅柱411的被选择栅极电极409围绕的部分用作沟道区域。因此，通过控制任意的选 择栅极电极409的电势，可以在开启状态与关断状态之间切换在沿X方向的线中排列的多 个硅柱411的“通过”状态。如图11和12所示，在这样的半导体存储器的X方向上，可以在介电膜402和栅极 电极膜401的多层体中简单地形成通孔410。因此，可以将基本单位的尺寸设定为2F，其中 F为最小加工尺寸。这里，虽然位互连也是沿X方向排列，但每个位互连仅仅需要被连接到 每一个硅柱411且不需要围绕氧化硅膜412。因此，同样可以以2F的间距形成位互连。然而，在Y方向上，选择栅极电极409需要彼此绝缘，并且需要在每个栅极电极409 中形成通孔。由此，基本单位的长度为3F。也就是，示意性地，可以将通孔的宽度设定为F， 而选择栅极电极409需要2F的宽度，这是因为通孔位于选择栅极电极409中。此外，对于 选择栅极电极409之间的绝缘，需要在选择栅极电极409之间设置介电膜408，其需要至少 F的宽度。因此，基本单位的在XY平面中的面积为2FX3F = 6F2。通过实例，ONO膜403和氧化硅膜42需要IOnm或更大的厚度，并且用于保护ONO 膜403的硅膜407也需要IOnm或更大的厚度。此外，从确保电流的量和与硅衬底406对 准的必要性出发，硅插塞404需要15nm或更大的宽度。因此，通孔410具有55nm或更大 的宽度。此外，考虑到未对准，通孔410之间的距离需要15nm或更大，并且沿Z方向观察 的从通孔410到选择栅极电极409的边缘的距离也需要15nm或更大。此外，为了防止电 介质击穿，介电膜408需要20nm或更大的宽度。因此，对于多层体的基本单位的尺寸，沿X 方向的最小长度为70nm { = 10 (ΟΝΟ膜厚度)+10 (硅膜厚度)+15 (硅柱直径)+10 (硅膜厚 度)+10
+15 (通孔之间的最小距离)}，并且沿Y方向的最小长度为105nm {= 15+10+10+15+10+10+15+20(选择栅极电极之间的最小距离)}。由此，基本单位的面积为约 70X 105 = 7350nm2。比较而言，如上所述，在根据第一实施例的半导体存储器1中，构成多层体25的基 本单位的X方向和Y方向长度均为2F，因此其面积为4F2。这与常规平面NAND闪速存储器 的情况相同。因此，与比较例相比，对于相等数目的叠层，第一实施例可以使有效基元面积 减少至少2/3，或者对于相同的有效基元面积，可以使叠层数目减少至少2/3。多层结构的 产率是其中的各层的产率的积。因此，第一实施例可以实现更高的产率。
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此外，在第一实施例中，与比较例相比，在ONO膜形成之前形成硅梁。因此，不需要 设置用于保护ONO膜的硅膜407。因此，在XY平面中的基本单位可以被进一步按比例缩小。例如，如上所述，在第一实施例中，基本单位的X方向和Y方向长度均为60nm， 因此其在XY平面中的面积为3600nm2。以比较例中的基本单位的面积(7350nm2)为基准 (100%),该面积约为55%。此外，如果第一实施例中的叠层的数目为四，则有效基元面积 为3600/4 = 900nm2。为了实现与其等效的有效基元面积，比较例需要8. 17层，S卩，大于该 叠层数目的两倍。比较而言，如上所述，在根据第一实施例的半导体存储器1中，因为硅梁23平行于 衬底的上表面延伸，因此易于形成长硅梁23，并且易于在一个硅梁23中设置几十或更多的 存储器基元。因此，可以使用常规平面NAND闪速存储器的外围电路。此外，第一实施例包 括比比较例更少的位互连35。因此，可以减少感测电路的数目，并且减小半导体存储器1的 面积。这里，增加栅极电极膜21的数目。然而，栅极电极膜21被连接到电源，因而其数目 的增加不会导致半导体存储器1的面积的显著增加。接下来，说明本发明的第二实施例。该实施例涉及用于制造根据上述第一实施例的半导体存储器的第一方法。该实施 例示例性地制造实现了 900nm2的基元面积的4-层多层存储器，其对应于常规平面NAND闪 速存储器的IX nm代(IX nm generation)。在该实施例中，构成有源区(AA)的硅梁是由多 晶硅形成的。图 13(a)和 13(b)、14 (a)和 14(b)、15 (a)和 15(b)、16 (a)和 16(b)以及 17(a)和 17(b)为示例出根据该实施例的制造半导体存储器的方法的工艺截面视图，其中图13(a)、 14 (a)、15 (a)、16 (a)以及 17 (a)示出了 YZ 截面，并且图 13 (b)、14 (b)、15 (b)、16 (b)以及 17(b)示出了 XZ截面。图18到21为示例出根据该实施例的制造半导体存储器的方法的透视截面视图。首先，如图13(a)和13(b)所示，在外围电路区域Rc中，形成构成驱动电路的晶体 管。例如，在硅衬底101上形成晶体管的栅极氧化物膜102，并形成用作晶体管的棚极电极 的η型多晶硅膜103。此外，为了晶体管之间的隔离，形成STI (浅沟槽隔离)104。如此形 成的晶体管中的一些为在图1、2和6中示出的晶体管13和37。硅衬底101对应于在图1 和其他附图中示出的硅衬底11。接下来，在硅衬底101上整体地形成例如200nm厚度的用作层间介电膜的氧化硅 膜105。接下来，交替地层叠具有20nm厚度的多晶硅膜和具有例如40nm厚度的氧化硅膜 107，示例性地，各层叠四层。多晶硅膜106的导电类型示例性地为η型。接下来，形成例如 100厚度的氮化硅膜108。由此，形成多层体121，其由氧化硅膜105、四个多晶硅膜106、四 个氧化硅膜107、以及氮化硅膜108构成。接下来，如图14(a)和14(b)所示，使用公知的光刻技术和反应离子蚀刻(RIE)技 术从外围电路区域Rc去除氮化硅膜108、氧化硅膜107以及多晶硅膜106。这里，在存储器 区域Rm与外围电路区域Rc之间的边界附近，在XZ平面中将多层体21加工为阶梯图形。也 就是，为了暴露每一个多晶硅膜106的X方向端部，去除在其上方的膜。接下来，沿Y方向分割每个多晶硅膜106的X方向端部以形成多个梁状的部分。然 后，使多晶硅膜106的被分割为梁状的部分的端部的至少上表面暴露。接下来，在整个表面
16上形成栅极氧化物膜(未示出)以覆盖被加工为阶梯图形的多层体121，随后，在整个表面 上形成导电膜122。接下来，如图15(a)和15(b)所示，在硅衬底101上整体地形成介电膜123，并通过 CMP(化学机械抛光)对其平面化。接下来，使用公知的光刻技术和反应离子蚀刻技术来选 择性地去除介电膜123，以便其仅仅留在每个多晶硅膜106的暴露部分上的沿Y方向延伸 的带状区域上。接下来，使用如此加工的介电膜123作为硬掩模来蚀刻导电膜122。由此， 导电膜122被加工为在每个多晶硅膜106的暴露部分的直接上方横切(traversing)并沿 Y方向延伸的带。由此，形成由多晶硅构成的栅极电极构件33。如第一实施例中所述，该栅 极电极构件33用于选择多层体121的楼层。接下来，使用公知的离子注入、退火和其他技 术，在多晶硅膜106的端部中形成扩散层。接下来，如图16(a)和16(b)所示，在硅衬底101上整体地形成介电膜124，并对其
平面化。在图14(a)和14(b)中所示的工艺中，除了将多晶硅膜106的上表面分割为梁状 的部分之外，优选地，还暴露其侧表面。然后，在图15(a)和15(b)中所示的工艺中，可以将 栅极电极构件33形成方覆盖被分割为梁状的部分的多晶硅膜106的三个表面。这改善了 由多晶硅膜106的端部和栅极电极33构成的晶体管的截止特性。接下来，如图17(a)和17(b)所示，通过CVD，在多层体121上整体地形成碳膜(未 示出，下文中称为“CVD-C膜”)，并且通过常规ArF光刻技术和RIE技术将其加工为沿X方 向延伸的多个带(未示出)的图形。这里，例如，这些CVD-C膜具有沿Y方向的120nm的排 列间距和45nm的宽度。接下来，通过低温CVD，形成例如15nm厚度的氧化硅膜109以覆盖 这些CVD-C膜。随后，进行RIE以形成侧壁，仅仅在CVD-C膜的侧表面上留下氧化硅膜109。 然后，通过灰化去除CVD-C膜。这里，留下由氧化硅膜109构成的侧壁。由此，形成硬掩模， 其形状如同沿X方向延伸的带并具有沿Y方向的60nm的排列间距和15nm的宽度。接下来，如图18所示，使用氧化硅膜109作为硬掩模进行蚀刻，从而将多层体121 同时加工成带式图形。由此，多层体121被沿Y方向分割为沿XZ方向扩展的多个板状的部 分。每个板状的部分的厚度，即，其沿Y方向的长度，等于氧化硅膜109的宽度，例如，15nm， 并且板状的部分之间的距离为例如45nm。这里，还将多晶硅膜106沿Y方向分割为沿X方 向延伸的多个硅梁23。即，在每个板状的部分中，形成多个硅梁23，所述多个硅梁23由被 分割的多晶硅膜106构成，沿X方向延伸并沿Z方向排列。每个硅梁23的XY截面的形状 如同具有例如15nm的Y方向长度和例如20nm的Z方向长度的矩形。这里，将通过在图14 中所示的工艺中分割多晶硅膜106的端部而形成的每一个梁状的部分与对应的硅梁23连 接。接下来，如图19所示，在被分割为带式图形的多层体121之间填充介电体 TEOS (四乙氧基硅烷，Si (OC2H5)4)/O3膜110，并且通过CMP平面化上表面。接下来，使用ArF光刻技术和RIE技术在多层结构体121和TE0S/03膜110上形成 CVD-C膜的图形。该图形由沿Y方向延伸且具有沿X方向的120nm的排列间距和15nm的 宽度的多个带构成。接下来，在该CVD-C膜的侧表面上形成由氧化硅膜构成的侧壁，由此与 CVD-C膜整合而形成沿Y方向延伸且具有沿X方向的60nm的排列间距和45nm的宽度的多 个带的图形。
接下来，如图20所示，使用该图形作为硬掩模来进行常规RIE，从而沿X方向不连 续地在TE0S/03膜110中形成沟槽111。使沟槽111到达硅衬底101。这里，因为没有去除 多层体121，仅仅在沿Y方向被分割的多层体121之间的区域中形成沟槽111，从而构成由 被分割的多层体121和TEOS/^膜110包围的间隙。换言之，在沿Y方向被分割的多层体 121之间沿X方向不连续地形成了作为介电体的TE0S/03膜110。因此，沿Z方向观察时， 沟槽111以矩阵状排列。每个沟槽111的形状如同具有15nm的X方向长度和45nm的Y方 向长度的矩形。这里，对于多层体121的X方向端部，在形成了栅极电极构件33的端部中 没有形成沟槽111。接下来，如图21所示，进行湿法蚀刻。由此，通过沟槽111，从两侧去除TEOS/^膜 110。然而，没有完全去除TEOS/^膜110。例如，从两侧将TEOS/^膜110 (其在蚀刻之前 具有45nm的厚度(X方向长度))蚀刻掉17nm，从而剩余部分具有Ilnm的厚度。另一方面，此时，还从两侧蚀刻氧化硅膜107的被夹在沟槽111之间的部分。例 如，如果在蚀刻之前氧化硅膜107具有15nm的厚度(Y方向长度)，两侧中的每一侧都被蚀 刻掉lOnm。由此，完全去除该部分，并形成通孔。然而，氧化硅膜107的被夹在TEOS/^膜 110之间的部分被保留。因此，沿Y方向排列的沟槽111均彼此连通，从而形成沿YZ平面扩展的单个间隙 126。在间隙126中，由多晶硅膜106构成的硅梁23像梁一样经过。也就是，在间隙126中， 硅梁23被暴露。相比而言，沿X方向排列的沟槽111通过TE0S/03膜110和氧化硅膜107 而保持彼此分离。因此，沿X方向排列的间隙126不连通，而是彼此分开。间隙126用作用 于在稍后的工艺中形成栅极电极膜21的模板。在该实施例中，使用湿法蚀刻来蚀刻氧化硅膜107和TE0S/03膜110。然而，可替 代地，还可以使用例如CDE (化学干法蚀刻)或气体蚀刻，在气体蚀刻中，使用基于氟的气体 和基于氨的气体产生氟硅酸铵来蚀刻氧化硅(SiO2)。接下来，如图1到5所示，通过在氧化气氛中热处理，热氧化硅梁23的暴露表面以 形成氧化硅层24a。接下来，通过CVD，在间隙126的内表面上依次沉积氮化硅和氧化硅以形 成氮化硅层24b和氧化硅层24c。由此，在硅梁23的暴露的表面上依次层叠氧化硅层24a、 氮化硅层24b和氧化硅层24c，从而将ONO膜24形成为围绕硅梁23。ONO膜24具有例如 IOnm的总厚度。接下来，在间隙126的内部(即，在被剩余的氧化硅膜107、TE0S/03膜110以及硅 梁23所围绕的空间中)填充导电材料，例如，多晶硅，以形成栅极电极膜21。这里，替代多 晶硅，可以填充金属或合金。使用间隙126作为模板，形成栅极电极膜21。因此，栅极电极 膜21的形状如同沿YZ平面扩展且具有使硅梁23通过其的通孔的格子。由此，形成了层叠 的SGT型的MONOS基元。接下来，形成层间介电膜、互连、接触插塞、过孔插塞等等。由此，制成如图1到6 所示的半导体存储器。这里，氧化硅膜107和TEOS/^膜110的剩余部分构成了图1和其 他附图中所示的氧化硅膜31。接下来，说明该实施例的效果。根据该实施例，可以制造根据上述第一实施例的半导体存储器。这里，在该半导体 存储器中，可以通过三维地层叠存储器基元来增加存储器基元的位密度而没有按比例缩小该结构。因此，不需要诸如EUV(极紫外)光刻和浸没ArF光刻的前沿技术。因而，可以降 低半导体存储器的制造成本。此外，在该实施例中，构成有源区(AA)的硅梁和构成栅极导体(GC)的栅极电极膜 均可以通过与平面NAND闪速存储器相似的一个光刻步骤形成。因此，虽然增加了叠层的数 目，但也仅仅需要一个加工步骤，从而在增加层叠的层的数目的同时没有增加制造成本。此外，根据该实施例，在形成硅梁23之后形成栅极电极膜21。由此，可以由金属或 合金形成栅极电极膜。因此，可以实现金属栅极电极，并可以按比例缩小栅极电极膜的厚度 和间距。因而，可以进一步改善存储密度。在该实施例中，层叠并同时加工多晶硅膜和氧化硅膜。然而，可替代地，可以层叠 并同时加工单晶硅膜和氧化硅膜。用于形成单晶硅膜的方法示例性地包括使用衬底的一部 分作为籽晶在高温下形成外延硅膜的方法以及通过形成非晶硅膜且然后使用衬底的一部 分作为籽晶进行横向外延生长而形成外延硅膜的方法。此外，可以使用非晶硅膜来取代多 晶硅膜。此外，可以用杂质预先掺杂这些硅膜，或者在形成之后通过固相扩散或其他方法用 杂质掺杂这些硅膜。接下来，说明本发明的第三实施例。该实施例涉及制造根据上述第一实施例的半导体存储器的第二方法。该实施例示 例性地制造实现了 450nm2的基元面积的8-层多层存储器，其对应于常规平面NAND闪速存 储器中的OX nm代。在该实施例中，构成有源区(AA)的硅梁是由外延硅形成的。图22为示例出根据该实施例的用于制造半导体存储器的方法的工艺截面视图。图23到27为示例出根据该实施例的用于制造半导体存储器的方法的透视截面视 图。在图23到27中，为了示例的简单，仅仅示出了从多层体的上层侧开始的六个层。首先，如图22所示，在硅衬底201上外延生长例如IOOnm厚度的硅锗以形成外延 硅锗膜(外延SiGe膜)202。接下来，在该外延SiGe膜202上交替地外延生长硅和硅锗，以 便交替地层叠具有例如20nm的厚度和例如η型的导电类型的外延硅膜(外延Si膜)203 以及具有例如40nm的厚度的外延硅锗膜(外延SiGe膜)204，示例性地，各层叠八层。接下 来，形成具有例如IOOnm厚度的氮化硅膜205。由此，在硅衬底201上，形成由外延SiGe膜 202、八个外延Si膜203、八个外延SiGe膜204、以及氮化硅膜205构成的多层体206。接下来，使用常规光刻技术和反应离子蚀刻来同时加工多层体206，以便将多层体 206从外围电路区域Rc去除且仅仅留在存储器区域Rm中。接下来，通过等离子体CVD，形成具有例如200nm厚度的氧化硅膜207。然后，通过 光刻技术，仅仅在多层体206的两个X方向端部的侧表面上保留氧化硅膜207以形成侧壁。 该氧化硅膜207用作在稍后的工艺中用于多层体206中的外延Si膜203的支撑。接下来，通过与上述第二实施例(参见图14到16)相似的方法，在多层体27的一 个X方向端部处形成栅极电极构件33等等。接下来，通过与上述第二实施例相似的方法 (参见图17)，形成CVD-C膜的图形，通过形成氧化硅膜和留下侧壁的RIE而形成侧壁，并通 过灰化去除CVD-C膜。由此，形成与第一实施例中一样的硬掩模，即，由氧化硅构成的、形状 如同沿X方向延伸的带且具有沿Y方向的例如60nm的排列间距和例如15nm的宽度的硬掩 模(未示出)。
19
接下来，如图23所示，使用上述硬掩模作为掩模进行蚀刻，以便将多层体206同时 加工成带式图形。由此，多层体206被沿Y方向分割为沿XZ方向扩展的多个板状的部分。 因此，在每个板状的部分中，形成了多个硅梁23，其由被分割的外延Si膜构成并沿X方向延 伸。硅梁23的形状和尺寸示例性地与上述第二实施中相同。然而，在该实施例中，与第二 实施例相比，通过外延SiGe膜204的中间物(intermediary)而层叠外延Si膜203，因此通 过RIE进行的加工相对容易。接下来，如图24所示，选择性地蚀刻多层体206以去除外延SiGe膜202和204。 示例性地，可以通过使用其中混合了硝酸、氢氟酸以及乙酸的水溶液蚀刻剂的湿法蚀刻或 使用基于CF4的蚀刻气体的CDE来进行该选择性蚀刻。接下来，如图25所示，在通过去除外延SiGe膜202和204而形成的硅梁23之间 的间隔中，填充SOG(旋涂玻璃)膜208作为介电体，并通过使用氮化硅膜205作为停止层 的CMP来对其进行平面化。接下来，通过与上述第二实施例(参见图20)相似的方法，在SOG膜208的沿Y方 向排列的硅梁23之间的部分中形成多个沟槽209。沟槽209沿X方向周期地排列，具有沿 X方向的例如60nm的排列间距和例如20nm的宽度。接下来，如图26所示，进行湿法蚀刻。由此，通过沟槽209，蚀刻SOG膜208。这 里，蚀刻量示例性地为lOnm。由此，由于在沿Y方向排列的硅梁23之间的SOG膜208的X 方向厚度在蚀刻之前为40nm，因此在蚀刻之后变为20nm。另一方面，SOG膜208的位于沿 Z方向排列的硅梁23之间且被夹在沟槽209之间的部分的厚度，即，其Y方向长度，在蚀刻 之前为15nm。因此，通过从两侧的多达IOnm的蚀刻，完全去除了该部分，并形成通孔。因此，沿Y方向排列的沟槽209均彼此连通以形成沿YZ平面扩展的单个间隙210。 在间隙210中，由外延Si膜203构成的硅梁23经过。也就是，在间隙210中，硅梁23被暴 露。比较而言，沿X方向排列的沟槽209通过剩余的SOG膜208而保持彼此分离。因此，沿 X方向排列的间隙210没有连通而是彼此分开。间隙210用作在稍后的工艺中用于形成栅 极电极膜21的模板。在该实施例中，使用湿法蚀刻来蚀刻SOG膜208以形成用作用于栅极电极膜的模 板的间隙210。然而，可替代地，还可以使用例如CDE或气体蚀刻，在气体蚀刻中，使用基于 氟的气体和基于氨的气体产生氟硅酸铵来蚀刻氧化硅(SiO2)。接下来，如图27所示，通过热氧化硅梁23的通过该加工暴露的表面，形成氧化硅 层，通过CVD形成氮化硅层，并且通过ALD形成氧化铝(Al2O3)层。由此，在硅梁23的暴露 的表面上形成具有例如IOnm的总厚度的ONO膜24。接下来，在间隙210中(即，在被剩余 的SOG膜208和具有围绕其形成的ONO膜24的硅梁23所围绕的空间中)填充导电材料氮 化钨(WN)，以形成由WN膜211构成的栅极电极膜21。随后的工艺与上述第二实施例中的 相似。由此，制成根据上述第一实施例的半导体存储器。接下来，说明该实施例的效果。同样根据该实施例，可以制造根据上述第一实施例的半导体存储器。此外，根据该 实施例，与上述第二实施例相比，可以通过外延生长来形成构成硅梁23的外延Si膜203。 因此，可以由具有良好结晶性的单晶硅来形成硅梁23。因而，有源区(AA)具有良好的特性。 此外，在多层体206中，层叠外延Si膜203和外延SiGe膜204，因此易于加工。由此，可以
20增加层叠的层的数目。通过该实施例制造的半导体存储器包括在衬底上层叠的八个硅梁23，因此可以实 现比平面NAND闪速存储器更高的存储密度。更具体而言，由该实施例制造的半导体存储器 具有3600/8 = 450nm2的有效基元面积。另一方面，为了实现与其等效的有效基元面积，根 据上述比较例的半导体存储器需要层叠16. 33个层。该多层结构的产率是其中的各层的产 率的积。因此，该实施例可以实现高产率。该实施例的除了上述效果之外的效果与上述第 二实施例的效果相同。接下来，说明本发明的第四实施例。该实施例涉及用于制造根据上述第一实施例的半导体存储器的第三方法。该实施 例示例性地制造实现了 225nm2的基元面积的16层的多层存储器，其对应于常规平面NAND 闪速存储器中的OOX nm代。在该实施例中，构成有源区(AA)的硅梁是由外延硅形成的，并 且AA之间的介电膜是由热氧化膜形成的。图28为示例出根据该实施例的制造半导体存储器的方法的工艺截面视图。图29到32为示例出根据该实施例的制造半导体存储器的方法的透视截面视图。在图29到32中，为了示例的简单，仅仅示出了从多层体的上层侧开始的六个层。首先，通过与上述第三实施例(参见图22)相似的方法，在硅衬底301上形成由外 延硅膜和外延硅锗膜构成的多层体。然而，虽然在上述第三实施例中的层叠的层的数目为 八，但在该实施例中的层叠的层的数目为16。具体地，如图28所示，在硅衬底301上外延生长例如IOOnm厚度的硅锗以形成外 延硅锗膜(外延SiGe膜)302。接下来，在该外延SiGe膜302上交替地外延生长硅和硅锗， 从而交替地层叠具有例如45nm的厚度和例如η型的导电类型的外延硅膜(外延Si膜)303 以及具有例如20nm的厚度的外延硅锗膜(外延SiGe膜)304，示例性地，各层叠16层。接 下来，形成具有例如IOOnm厚度的氮化硅膜305。由此，在硅衬底301上，形成由外延SiGe 膜302、16个外延Si膜303、16个外延SiGe膜304、以及氮化硅膜305构成的多层体306。接下来，使用常规光刻技术和反应离子蚀刻来同时加工多层体306，以便将多层体 306从外围电路区域Rc去除且仅仅留在存储器区域Rm中。接下来，通过等离子体CVD，形成具有例如200nm厚度的氧化硅膜307。然后，通过 光刻技术，仅仅在沿多层体306的一个方向的两个端部(例如，两个X方向端部)的侧表面 上保留氧化硅膜307。由此，在多层体306的侧表面对上形成用于支撑多层体306的侧壁。接下来，如图29所示，通过与上述第三实施例相似的方法，对多层体306的暴露的 侧表面(即，沿Y方向的两个端部的侧表面)进行选择性蚀刻，以去除外延SiGe膜302和 304(参见图28)。这里，通过由氧化硅膜307构成的侧壁支杆(bracing)来支撑每个外延 Si膜303的两个X方向端部(参见图28)。接下来，如图30所示，通过蒸汽氧化，从上和下表面侧氧化外延Si膜303。由此， 在外延Si膜303之间形成热氧化硅膜308，从而用热氧化硅膜308填充通过去除外延SiGe 膜302和304而形成的间隙。从而，形成在其中交替地层叠外延Si膜303和热氧化硅膜 308的多层体309。这里，通过从两侧进行氧化，将外延Si膜303的厚度减小到约20nm。随后的工艺与上述第二实施例相似。更具体地，如图31所示，通过常规ArF光刻 技术、RIE技术以及侧壁转移技术，形成形状如同沿X方向延伸的带且具有沿Y方向的60nm的排列间距和15nm的宽度的硬掩模(未示出)，并且使用该硬掩模来将多层体309同时加 工成用作多层存储器的AA区域的带式图形。由此，由被分割的外延Si膜303形成了沿X 方向延伸的多个硅梁23。接下来，在被分割成带式图形的多层体309之间填充TEOS/^膜110，并且通过CMP 平面化上表面。接下来，通过ArF光刻技术、RIE技术以及侧壁转移技术，形成沿Y方向延 伸且具有沿X方向的60nm的排列间距和15nm的宽度的硬掩模(未示出)。然后，使用该 硬掩模进行蚀刻以在TE0S/03膜中形成沟槽。因此，在被分割的多层体309之间形成了沿X 方向不连续的TE0S/03膜。接下来，通过使用NF3等离子体和氨的气体蚀刻，通过这些沟槽，沿Y方向从两侧 蚀刻热氧化硅膜308。这里，蚀刻量示例性地为多达15nm。因此，由于热氧化硅膜308的被 夹在沟槽之间的部分在蚀刻前具有15nm的Y方向宽度，因此，通过蚀刻完全去除了热氧化 硅膜308，由此形成通孔。另一方面，使用NF3等离子体和氨的气体蚀刻可以实现对热氧化 硅膜308和TE0S/03膜的非选择性蚀刻。因此，还沿X方向从两侧将TE0S/03膜各蚀刻掉 15nm。由于TE0S/03膜在蚀刻之前具有45nm的X方向厚度，因此在蚀刻之后其具有15nm的 厚度，从而被保留下来。所以，与上述第二实施例相似，沿Y方向排列的沟槽彼此连通以形 成用作用于栅极电极膜21的模板的间隙。接下来，热氧化由外延Si膜303构成的硅梁23的暴露的表面，以形成用作隧道层 的氧化硅层。接下来，通过CVD形成用作电荷存储层的氮化硅层。接下来，通过ALD形成用 作阻挡层(block layer)的HfO2层。由此，将具有例如IOnm的总厚度的ONO膜24形成为 围绕硅梁23。接下来，如图32所示，通过ALD在由蚀刻形成的间隙中(即，在被剩余的热氧化硅 膜308、剩余的TE0S/03膜、以及硅梁23围绕的空间中)沉积导电材料氮化钽(TaN)。由此， 在该间隙中填充由TaN膜311构成的栅极电极膜21。从而，形成了层叠SGT型的MONOS基 元。随后的工艺与上述第二实施例的相似。由此，制成根据上述第一实施例的半导体存储
ο接下来，说明该实施例的效果。同样根据该实施例，可以制造根据上述第一实施例的半导体存储器。此外，根据该 实施例，与上述第二实施例相比，可以通过外延生长来形成构成硅梁23的外延Si膜303。 因此，可以由具有良好结晶性的单晶硅来形成硅梁23。因而，有源区(AA)具有良好的特 性。此外，根据该实施例，可以由热氧化物膜来形成设置在硅梁之间的介电膜，获得坚固性 (robustness)和可靠性。因而，可以增加层叠的层的数目。通过该实施例制造的半导体存储器包括在衬底上层叠的16个硅梁23，因此可以 实现比平面NAND闪速存储器高16倍的存储密度。更具体而言，通过该实施例制造的半导 体存储器具有3600/16 = 255nm2的有效基元面积。另一方面，为了实现与其等效的有效基 元面积，根据上述比较例的半导体存储器需要层叠32. 67个层。该多层结构的产率是其中 的各层的产率的积。因此，该实施例可以实现高产率。该实施例的除了上述效果之外的效 果与上述第二实施例的效果相同。因此，上述实施例可以实现这样的半导体存储器，该半导体存储器允许形成更小 的基元，允许容易地使用金属栅极，并且不需要显著地改变常规平面NAND闪速存储器的外围电路，而不会损害以下特征，即，每位的制造成本随层叠的层的数目的增加而降低以及能 够构建高性能SGT基元。根据上述实施例，对于具有如图7到11所示的结构的存储器，可 以将基元面积减小约一半，即，可以将层叠的层的数目减小约一半。因此，可以层叠存储器 层而不会显著增加工艺步骤。由此，在将来，还可以继续增加半导体存储器(特别地，闪速 存储器)的位密度，并进一步扩展闪速存储器的应用领域。已经参考实施例说明了本发明。然而，本发明并不受这些实施例的限制。例如，可 以彼此组合地实施上述实施例。此外，本领域的技术人员可以通过部件的添加、删除、或设 计改变、或者通过工艺的添加、省略或条件改变来适当地修改上述实施例，并且这样的修改 同样被包含在本发明的范围内，只要其落入本发明的精神内即可。例如，在上述实施例中示例的用于形成构成AA的硅膜、MONOS的膜结构等等的方 法并不局限于在上述实施例中示例的组合，只要不背离本发明的精神，任何组合都是可能 的。此外，可以由通过在上述实施例中没有描述的方法(例如激光退火或M催化剂方法) 所结晶化的多晶硅膜或单晶硅膜形成构成AA的硅膜。此外，在上述实施例中，MONOS的阻挡 层示例性地由SiO2, Al2O3、或HfO2构成。然而，另外，还可以使用La203、Pr2O3> Y2O3> ZrO2和 其他金属氧化物膜、或者基于上述金属氧化物膜中的多于一种的组合的膜。此外，在上述实 施例中，栅极电极膜示例性地由多晶硅、氮化钨(WN)或氮化钽(TaN)构成。然而，另外，栅 极电极膜可以由诸如 TiN, W、WSi、CoSi、NiSi、PrSi、NiPtSi、PtSi、Pt、Ru 和 RuO2 构成。此 外，在上述实施例中，层叠的层的数目为4、8或16。然而，本发明还可以应用于包括更多的 层的半导体存储器。此外，在上述实施例中，使用硅作为用于形成AA的半导体材料。然而， 本发明不受此限制，而是可以使用其他半导体材料。工业适用性根据本发明，可以实现能够通过三维地排列基元来增加位密度的半导体存储器及 其制造方法。
2权利要求
一种半导体存储器，包括衬底；多个栅极电极膜，其被设置在所述衬底上，沿与所述衬底的上表面平行的一个方向排列，并包括沿所述一个方向观察到的多个通孔；多个半导体梁，其通过所述多个栅极电极膜的所述通孔而沿所述一个方向延伸；以及电荷存储层，其被设置在所述栅极电极膜与所述半导体梁之间。
2.根据权利要求1的半导体存储器，还包括 介电膜，其被设置在所述栅极电极膜之间，其中所述栅极电极膜被相等地间隔。
3.根据权利要求1的半导体存储器，其中，沿所述一个方向观察时，所述多个通孔以矩 阵状排列。
4.根据权利要求1的半导体存储器，其中，所述半导体梁中的一个被插入通过所述通 孔中的一个。
5.根据权利要求1的半导体存储器，其中，所述栅极电极膜由硅、氮化钨、或氮化钽形成。
6.根据权利要求1的半导体存储器，还包括第一氧化硅层，其被设置在所述半导体梁与所述电荷存储层之间；以及 第二氧化硅层，其被设置在所述电荷存储层与所述栅极介电膜之间， 其中所述电荷存储层由氮化硅形成。
7.根据权利要求1的半导体存储器，还包括多个栅极电极构件，其沿与所述衬底的所述上表面平行且与所述一个方向正交的另一 方向延伸；以及栅极介电膜，其被设置在所述半导体梁与所述栅极电极构件之间， 其中，在由所述多个栅极电极膜、所述多个半导体梁、以及所述电荷存储层构成的结构 中，沿所述一个方向的端部被加工成阶梯图形，阶梯的数目等于沿与所述衬底的所述上表 面垂直的方向排列的所述半导体梁的数目，并且所述栅极电极构件被设置在所述结构的各 阶梯的上方。
8.根据权利要求7的半导体存储器，还包括多个晶体管，其被设置在所述结构的所述一个方向侧，所述晶体管的数目等于沿所述 另一方向排列的所述半导体梁的数目，并且所述多个晶体管被共同连接到沿与所述衬底的 所述上表面垂直的方向排列的所述多个半导体梁。
9.一种制造半导体存储器的方法，包括通过在衬底上交替地层叠多个介电膜和半导体膜而形成多层体； 沿与所述衬底的上表面平行的第一方向分割所述多层体以形成多个半导体梁，所述多 个半导体梁由所述被分割的半导体膜构成并沿与所述衬底的所述上表面平行且与所述第 一方向正交的第二方向延伸；在所述被分割的多层体之间沿所述第二方向不连续地设置介电体； 通过被所述被分割的多层体和所述介电体围绕的间隙而进行蚀刻，以去除所述介电膜 的被夹在所述间隙之间的部分；在所述半导体梁的暴露的表面上形成电荷存储层；以及在所述介电膜的剩余部分、所述介电体以及所述半导体梁之间的空间中填充导电材 料，以形成栅极电极膜。
10.根据权利要求9的制造半导体存储器的方法，其中所述半导体膜由硅形成。
11.根据权利要求10的制造半导体存储器的方法，还包括在去除所述介电膜的被夹在所述间隙之间的部分之后，通过在氧化气氛中的热处理， 在所述半导体梁的暴露的表面上形成第一氧化硅层；以及通过沉积氧化硅，在所述电荷存储层上形成第二氧化硅层， 其中所述形成所述电荷存储层包括沉积氮化硅。
12.根据权利要求9的制造半导体存储器的方法，其中，所述不连续地设置所述介电体 包括在所述被分割的多层体之间填充所述介电体；在所述多层体和所述介电体上形成沿所述第一方向延伸的带的图形；以及 使用所述图形作为掩模，进行干法蚀刻。
13.—种制造半导体存储器的方法，包括通过在衬底上交替地外延生长多个硅锗膜和硅膜而形成多层体； 沿与所述衬底的上表面平行的第一方向分割所述多层体以形成多个硅梁，所述多个硅 梁由所述被分割的硅膜构成并沿与所述衬底的所述上表面平行且与所述第一方向正交的 第二方向延伸；去除所述硅锗膜以暴露所述硅梁； 在所述硅梁之间填充介电体；在所述介电体的位于沿所述第一方向排列的所述硅梁之间的部分中形成沿所述第二 方向排列的多个沟槽；通过所述沟槽而进行蚀刻，去除所述介电体的被夹在所述沟槽之间和被夹在所述垂直 排列的硅梁之间的部分；在所述硅梁的暴露的表面上形成电荷存储层；以及通过在所述介电体的剩余部分和所述硅梁之间的空间中填充导电材料，形成栅极电极膜。
14.根据权利要求13的制造半导体存储器的方法，还包括在所述多层体的沿所述第二方向的两个端部的侧表面上形成侧壁支杆。
15.根据权利要求13的制造半导体存储器的方法，还包括在去除所述介电体的被夹在所述沟槽之间的部分之后，通过在氧化气氛中的热处理， 在所述半导体梁的暴露的表面上形成氧化硅层；以及 在所述电荷存储层上形成氧化铝层， 其中所述形成所述电荷存储层包括沉积氮化硅。
16.根据权利要求13的制造半导体存储器的方法，其中所述形成所述栅极电极膜使用 氮化钨作为所述导电材料。
17.—种制造半导体存储器的方法，包括通过在衬底上交替地外延生长多个硅锗膜和硅膜而形成第一多层体；去除所述硅锗膜；通过热氧化所述硅膜而在所述硅膜之间形成热氧化硅膜，形成具有交替地层叠的所述 硅膜和所述热氧化硅膜的第二多层体；沿与所述衬底的上表面平行的第一方向分割所述第二多层体以形成多个硅梁，所述多 个硅梁由所述被分割的硅膜构成并沿与所述衬底的所述上表面平行且与所述第一方向正 交的第二方向延伸；在所述被分割的第二多层体之间沿所述第二方向不连续地设置介电体；通过被所述被分割的第二多层体和所述介电体围绕的间隙而进行蚀刻，以去除所述热 氧化硅膜的被夹在所述间隙之间的部分；在所述硅梁的暴露的表面上形成电荷存储层；以及通过在所述热氧化硅膜的剩余部分、所述介电体、以及所述硅梁之间的空间中填充导 电材料，形成栅极电极膜。
18.根据权利要求17的制造半导体存储器的方法，还包括在所述第一多层体的沿所述第一方向的两个端部或沿所述第二方向的两个端部的侧 表面上形成侧壁支杆。
19.根据权利要求17的制造半导体存储器的方法，其中，在所述形成所述第二多层体 时，通过蒸汽氧化来热氧化所述硅膜。
20.根据权利要求17的制造半导体存储器的方法，其中，所述形成所述栅极电极膜使 用氮化钽作为所述导电材料。
全文摘要
提供了一种其中通过三维地排列基元来改善位密度的半导体存储器及其制造方法。在半导体存储器(1)中，在硅衬底(11)上设置多个栅极电极膜(21)。栅极电极膜(21)沿与硅衬底(11)的上表面平行的一个方向(X方向)排列。每个栅极电极膜(21)具有栅格状的板的形状，并且以从X方向观察时为矩阵的形式形成多个通孔(22)。此外，多个硅梁(23)被设置为使得这些梁贯穿栅极电极膜(21)上的通孔(22)并沿X方向延伸。此外，在栅极电极膜(21)与硅梁(23)之间设置包括电荷积累层的ONO膜(24)。
文档编号H01L29/788GK101981689SQ200980110708
公开日2011年2月23日 申请日期2009年3月23日 优先权日2008年3月26日
发明者清利正弘 申请人:株式会社东芝