场效应晶体管的制作方法

文档序号:7209592阅读:289来源:国知局
专利名称:场效应晶体管的制作方法
技术领域
本发明涉及场效应晶体管,尤其涉及由III族氮化物半导体构成的场效应晶体管。
背景技术
以氮化镓(GaN)为代表的III族氮化物半导体具有,超过硅和镓砷的大的带隙、 高的击穿电场、以及高的饱和电子速度。对于利用了 III族氮化物半导体的场效应晶体管 (FET),由于具有这些物理上的优势性,因此有希望成为下一代的高频器件和大功率开关器件,且积极进行研究开发。对于上述的FET,需要同时实现高耐压和高导通电阻,但是,一般而言,在同一材料中,两者处于权衡的关系。进而,对于大功率开关器件,需要常闭型的FET,倾向于栅极与源极间、以及栅极与漏极间的寄生电阻变得更大。并且周知的是,在III族氮化物半导体的表面存在高密度的陷阱能级,在开关高速工作时捕获了的陷阱能级不能追随开关工作,而发生像漏电流减少那样的电流崩塌。对于利用了以往的氮化物半导体的FET,周知的是,例如,专利文献1以及2所记载的FET。图8是示出专利文献1所记载的FET的结构的截面图。如图8示出,在专利文献1的FET中,在衬底801上设置有载流子导电层802以及载流子供应层803,还在载流子供应层803的上面设置有GaN系保护层804。而且,在GaN 系保护层804的表面中的栅极电极806与源极电极808间、以及栅极电极806与漏极电极 807间,由保护层805覆盖,该保护层805由氮化硅(SiN)构成。据此,能够降低III族氮化物半导体的表面能级,能够降低因栅极电极806旁的表面陷阱能级而引起的电流崩塌。(现有技术文献)(专利文献)专利文献1 (日本)特开2002-359256号公报专利文献2:(日本)特开2008-211172号公报发明概要发明所解决的技术问题然而,对于利用了以往的III族氮化物半导体的FET而言,由于导通电阻不够低, 因此需要进一步降低导通电阻。并且,元件的耐压取决于栅极电极与漏极电极的距离,在使该距离变大的情况下,虽然耐压提高,但是在栅极与漏极间的寄生电阻增大,导致导通电阻增大。在此,由于导通电阻导致高频器件和大功率开关器件这两者的电力损失,因此需要使导通电阻足够低。今后,为了实现FET的高性能化,而需要使导通电阻进一步降低。而且,为了降低导通电阻,而改善器件构造是有效的。并且,对于常闭型的FET,倾向于栅极与源极间、以及栅极与漏极间的寄生电阻变大,对于专利文献1的FET,虽然抑制表面能级的影响来对应寄生电阻的增大,但是需要进一步降低电阻。

发明内容
于是,为了解决上述的问题,本发明的目的在于提供低导通电阻的场效应晶体管。解决技术问题所采用的手段为了实现上述的目的,本发明涉及的场效应晶体管,其中,包括第一氮化物半导体层;第二氮化物半导体层,该第二氮化物半导体层被形成在所述第一氮化物半导体层上, 该第二氮化物半导体层的带隙能比所述第一氮化物半导体层大;第三氮化物半导体层,该第三氮化物半导体层被形成在所述第二氮化物半导体层上;以及第四氮化物半导体层,该第四氮化物半导体层被形成在所述第三氮化物半导体层上,该第四氮化物半导体层的带隙能比所述第三氮化物半导体层大,在所述第一氮化物半导体层和所述第二氮化物半导体层的异质结界面形成有沟道。根据该构成,除了在第一氮化物半导体层和第二氮化物半导体层的异质结界面以外,还在第三氮化物半导体层和第四氮化物半导体层的异质结界面形成有沟道。也就是说, 除了形成以往的沟道的二维电子气以外,还形成表面侧的二维电子气。因此,能够降低薄膜电阻,能够降低导通电阻。并且,与以往的FET相比,沟道与位于FET的最表面侧的半导体层远离,因此表面能级给沟道带来的影响会减少。其结果为,能够抑制起因于表面能级的电流崩塌。并且,由氮化物半导体形成两个异质结界面,因此,在异质结界面生成起因于因晶格不匹配而产生的压电极化和自发极化的二维电子气。因此,在形成沟道时不需要添加杂质,因此能够实现高耐压的FET。在此,优选的是,所述场效应晶体管的栅极电极,被形成在设置在所述第四氮化物半导体层的凹部内。根据该构成,在能够使沟道与位于FET的最表面侧的半导体层远离的同时,使沟道接近栅极电极。其结果为,在能够抑制电流崩塌的同时,能够容易控制栅极的阈值电压。在此,优选的是,所述凹部,贯穿所述第三氮化物半导体层和所述第四氮化物半导体层的异质结界面。特别,优选的是,所述凹部贯穿所述第三氮化物半导体层以及所述第四氮化物半导体层而达到所述第二氮化物半导体层的表面;作为所述凹部的底面的所述第二氮化物半导体层的表面,与所述第二氮化物半导体层和所述第三氮化物半导体层的界面为同一平面。根据该构成,按照第二氮化物半导体层的膜厚以及Al组成比,决定栅极的阈值电压,因此,能够容易控制栅极的阈值电压。因此,能够实现具有在晶圆面内均勻的栅极的阈值电压的FET。并且,优选的是,所述场效应晶体管,还包括被形成在所述凹部的底面的绝缘膜。根据该构成,能够将FET 构成为 MIS (Metal Insulator Semiconductor 金属-绝缘层-半导体)结构,来抑制流入到栅极的电流,并在栅极电极施加正偏压,因此能够实现有效于常闭型FET的结构。并且,优选的是,所述场效应晶体管,还包括第五氮化物半导体层,该第五氮化物半导体层被形成在所述凹部的底面;以及绝缘膜,该绝缘膜被形成在所述栅极电极与所述第五氮化物半导体层之间。根据该构成,由于能够在凹部内的第五氮化物半导体层的外延生长后接着形成绝缘膜,因此能够实现绝缘特性良好的绝缘膜。并且,优选的是,所述绝缘膜由氮化硅和氮化铝的叠层结构体构成。根据该构成,由于绝缘膜包含热传导良好的A1N,因此,尤其能够实现尤其有效于驱动大电力的设备的FET。并且,优选的是,所述绝缘膜是,利用原子层沉积装置而形成的。根据该构成,能够提高绝缘膜的膜质,还能够良好地控制膜厚。并且,优选的是,所述第二氮化物半导体层的膜厚,比所述第四氮化物半导体层的
膜厚小。根据该构成,能够将第三氮化物半导体层和第四氮化物半导体层之间的异质结界面的沟道的电子,有效地引导到第一氮化物半导体层和第二氮化物半导体层之间的异质结界面的沟道。其结果为,能够进一步降低沟道电阻,能够降低导通电阻。并且,由于能够使栅极电极正下方的第二氮化物半导体层的膜厚变薄,因此能够实现有效于常闭型FET的构成。并且,优选的是,所述场效应晶体管的源极电极以及漏极电极,分别接触所述第一氮化物半导体层和所述第二氮化物半导体层的异质结界面、以及所述第三氮化物半导体层和所述第四氮化物半导体层的异质结界面。根据该构成,能够降低源极电极以及漏极电极的接触电阻。发明效果根据本发明,能够实现由氮化物半导体构成的FET中的低导通电阻。


图1是示出本发明的实施例1涉及的FET的构成的截面图。图2是示出本发明的实施例1涉及的FET的能带图。图3A是示出单沟道结构的FET的图。图;3B是示出双沟道结构的FET的图。图3C是示出栅极电极以及漏极电极的二极管特性的耐压和导通电阻的关系的实验结果的图。图4是示出本发明的实施例2涉及的FET的构成的截面图。图5是示出本发明的实施例3涉及的FET的构成的截面图。图6是示出本发明的实施例4涉及的FET的构成的截面图。图7是示出本发明的实施例5涉及的FET的构成的截面图。图8是示出以往的FET的构成的截面图。
具体实施方式
以下,参照

本发明的实施例中的FET。(实施例1)以下,说明本发明的实施例1中的FET的构成以及其制造方法。图1是示出本实施例涉及的FET的构成的截面图。该FET包括衬底101、缓冲层102、第一氮化物半导体层103、第二氮化物半导体层 104、第三氮化物半导体层105、第四氮化物半导体层106、绝缘膜107、漏极电极108、源极电极109、栅极电极110、以及元件分离层111。例如,衬底101是厚度(膜厚)在IOym以上且1000 μ m以下的蓝宝石衬底、SiC
衬底、Si衬底、以及GaN衬底等。缓冲层102被形成在衬底101上,且由与衬底101相对应的厚度的AlN构成,例如由IOOnm的AlN构成。第一氮化物半导体层103被形成在缓冲层102上,例如由厚度为2 μ m的无掺杂 GaN构成。在此,“无掺杂”是指,没有故意导入杂质。第二氮化物半导体层104被形成在第一氮化物半导体层103上,第二氮化物半导体层104的带隙能比第一氮化物半导体层103大。第二氮化物半导体层104,例如由无掺杂Α1Χ(^_ΧΝ(0 < χ彡1)构成。第二氮化物半导体层104,例如由厚度为20nm的无掺杂
rixO. 25 feiQ.75N 构成。第三氮化物半导体层105被形成在第二氮化物半导体层104上,第三氮化物半导体层105的带隙能比第二氮化物半导体层104小。第三氮化物半导体层105,例如由厚度为 20nm的无掺杂GaN构成。第四氮化物半导体层106被形成在第三氮化物半导体层105上,第四氮化物半导体层106的带隙能比第三氮化物半导体层105大。第四氮化物半导体层106,例如由无掺杂AlyGivyNO) < y彡1)构成。第四氮化物半导体层106,例如由厚度为25nm的无掺杂
rixO. 25 feiQ.75N 构成。在第一氮化物半导体层103和第二氮化物半导体层104的异质结界面、以及第三氮化物半导体层105和第四氮化物半导体层106的异质结界面,因自发极化以及压电极化而产生例如IXlO13cnT2左右的电荷,在栅极导通的状态下,电子在异质结界面导电,尤其能够使FET中的横方向的电阻大幅度地降低。漏极电极108以及源极电极109,被形成在栅极电极110的两侧的区域,分别接触第一氮化物半导体层103和第二氮化物半导体层104的异质结界面、以及第三氮化物半导体层105和第四氮化物半导体层106的异质结界面,且与被生成在该界面区域的电子导电区域(沟道)电连接。漏极电极108以及源极电极109,与第一氮化物半导体层103接触。漏极电极108以及源极电极109,例如由Ti以及Al的叠层结构体构成。在第二氮化物半导体层104、第三氮化物半导体层105以及第四氮化物半导体层 106形成有凹部120。该凹部120,贯穿第三氮化物半导体层105以及第四氮化物半导体层 106,即贯穿第三氮化物半导体层105和第四氮化物半导体层106的异质结界面,而达到第二氮化物半导体层104的表面。而且,在凹部120内形成有栅极电极110。栅极电极110,例如由钯(Pd)、镍(Ni)以及白金(Pt)等构成。而且,在构成栅极电极110的材料由绝缘膜107而不扩散到氮化物半导体层的情况下,可以由Ti构成栅极电极 110。绝缘膜107,被形成在凹部120的底面和侧面以及第四氮化物半导体层106的表面。被形成在凹部120的底面和侧面的绝缘膜107,介于第二氮化物半导体层104、第三氮化物半导体层105以及第四氮化物半导体层106与栅极电极110的中间。例如,绝缘膜107由氮化硅(SiN)、氧化硅(SiO)、氮化铝(AlN)、氧化铝(AlO)、SiN 和AlN的叠层结构体、以及SiN和MO的叠层结构体等构成。例如,在绝缘膜107由SiN或 SiO构成的情况下,绝缘膜107是,通过等离子化学气相生长(CVD)法或减压CVD法而成膜的。另一方面,例如,在绝缘膜107由AlN或MO构成的情况下,绝缘膜107是,通过溅射法或利用了原子层沉积装置的原子层沉积法(Atomic Layer Deposition :ALD法)而成膜的。例如,将硼(B)等杂质离子注入到氮化物半导体层,从而形成元件分离层111,FET 与其他的元件由元件分离层111电性地分离。图2是示出本实施例涉及的FET的能带图。在栅极偏压为0的情况下,在第一氮化物半导体层103和第二氮化物半导体层104 的异质结界面发生二维电子气,并形成沟道(称为整体侧沟道),并且,在第三氮化物半导体层105和第四氮化物半导体层106的异质结界面也发生二维电子气,从而在表面侧也形成沟道(称为表面侧沟道)。如此,由于形成整体侧沟道和表面侧沟道这两个沟道,因此总沟道电阻降低。在该两个沟道间存在势垒(potential barrier),但是,由于通过穿隧而能够使电子移动,因此表面侧沟道的电子也作为漏电流来贡献。因此,按照降低了的沟道电阻,能够降低导通电阻。并且,与以往的FET相比,整体侧沟道与位于FET的最表面侧的半导体层(第四氮化物半导体层106的表面)远离,因此表面能级给沟道带来的影响会减少。 其结果为,能够抑制起因于表面能级的电流崩塌。在此,为了更有效地将表面侧沟道的电子向整体侧沟道引导,优选的是,第四氮化物半导体层106的Al组成比,比第二氮化物半导体层104的Al组成比大,进一步,优选的是,第四氮化物半导体层106的厚度,比第二氮化物半导体层104的厚度大。并且,为了使栅极电极110正下方的第二氮化物半导体层104的膜厚薄,来实现常闭型的FET,优选的是, 第二氮化物半导体层104的厚度,比第四氮化物半导体层106的厚度小。如上所述,根据本实施例的FET,例如由GaN/AWaN/GaN/AWaN的层叠结构,形成两个异质结界面。而且,在两个异质结界面生成二维电子气,该生成二维电子气起因于因 AlGaN与GaN之间的晶格不匹配而产生的压电极化、以及因GaN系层本身而产生的自发极化。据此,由于包括被形成在AlGaN/GaN的异质结界面的多个电子导电层(沟道),因此,能够降低在栅极电极110与源极电极109之间、以及在栅极电极110与漏极电极108之间的导通电阻。图3C是,针对图3A的具有一个电子导电层的单沟道结构,和图:3B的具有两个电子导电层的双沟道结构,示出栅极电极110以及漏极电极108的二极管特性的耐压和导通电阻的关系的实验结果的图。根据图3C得知,在两者的耐压大致相同的情况下,通过双沟道结构能够将导通电阻降低为大致一半。因此,例如,通过利用GaN/AWaN/GaN/AWaN的层叠结构,从而与仅包括GaN/AWaN的一个异质结界面的以往的FET相比,能够增加导电的电子的量,并降低导通电阻。在栅极电极110的两旁设置该双沟道结构,从而能够在保持同一耐压的状态下将FET的源极和漏极的寄生电阻抑制为大致一半。特别是,通常,漏极侧是电场集中的部分,但是, 即使包括多层电子导电层,也不会使耐压降低。此时,通过设计各个氮化物半导体层的膜厚和组成,从而能够降低GaN/AWaN/GaN/AWaN的层叠结构的纵方向电阻。并且,根据本实施例的FET,在栅极电极110的下方设置绝缘膜107,采用MIS结构。因此,能够抑制流入到栅极电极110的电流,并将正偏压施加到栅极电极110,从而能够实现有效于常闭型FET的结构。而且,在所述实施例的FET中,第一氮化物半导体层103、第二氮化物半导体层 104、第三氮化物半导体层105、以及第四氮化物半导体层106可以包含^1。并且,在所述实施例的FET中,在第一氮化物半导体层103的一部分包括掺杂层。 根据其结构,能够容易控制氮化物半导体层内的电荷量,调整栅极的阈值电压。并且,在所述实施例的FET中,在第四氮化物半导体层106上,还可以配置有其他的半导体层。并且,在所述实施例的FET中,在第一氮化物半导体层103、第二氮化物半导体层 104、第三氮化物半导体层105以及第四氮化物半导体层106,可以进行例如Si等的η型杂质的掺杂。并且,在所述实施例的FET中,凹部120的深度是,贯穿第三氮化物半导体层105 以及第四氮化物半导体层106的深度,但是,若能够使栅极电极110与整体侧沟道之间的距离变短,则不仅限于该深度。例如,凹部120的深度可以是,不达到第三氮化物半导体层105 而到第四氮化物半导体层106的中途为止的深度,或者,贯穿第四氮化物半导体层106而到第三氮化物半导体层105的中途为止的深度。(实施例2)以下,说明本发明的实施例2中的FET的构成以及其制造方法。图4是示出本实施例涉及的FET的构成的截面图。该FET包括衬底201、缓冲层202、第一氮化物半导体层203、第二氮化物半导体层 204、第三氮化物半导体层205、第四氮化物半导体层206、绝缘膜207、漏极电极208、源极电极209、栅极电极210、以及元件分离层211。例如,衬底201是厚度在10 μ m以上且1000 μ m以下的蓝宝石衬底、SiC衬底、Si
衬底、以及GaN衬底等。缓冲层202被形成在衬底201上,且由与衬底201相对应的厚度的AlN构成,例如由IOOnm的AlN构成。第一氮化物半导体层203被形成在缓冲层202上,例如由厚度为2 μ m的无掺杂 GaN构成。第二氮化物半导体层204被形成在第一氮化物半导体层203上,第二氮化物半导体层204的带隙能比第一氮化物半导体层203大。第二氮化物半导体层204,例如由无掺杂Α1Χ(^_ΧΝ(0 < χ彡1)构成。第二氮化物半导体层204,例如由厚度为20nm的无掺杂
rixO. 25 feiQ.75N 构成。第三氮化物半导体层205被形成在第二氮化物半导体层204上,第三氮化物半导体层205的带隙能比第二氮化物半导体层204小。第三氮化物半导体层205,例如由厚度为 20nm的无掺杂GaN构成。
第四氮化物半导体层206被形成在第三氮化物半导体层205上,第四氮化物半导体层206的带隙能比第三氮化物半导体层205大。第四氮化物半导体层206,例如由无掺杂Aly(iai_yN(0 < y彡1)构成。第四氮化物半导体层206,例如由厚度为25nm的无掺杂
rixO. 25 feiQ.75N 构成。在第一氮化物半导体层203和第二氮化物半导体层204的异质结界面、以及第三氮化物半导体层205和第四氮化物半导体层206的异质结界面,因自发极化以及压电极化而产生例如IXlO13cnT2左右的电荷,在栅极导通的状态下,电子在异质结界面导电,尤其能够使FET中的横方向的电阻大幅度地降低。在此,为了更有效地将表面侧沟道的电子向整体侧沟道引导,优选的是,第四氮化物半导体层206的Al组成比,比第二氮化物半导体层204的Al组成比大,进一步,优选的是,第四氮化物半导体层206的厚度,比第二氮化物半导体层204的厚度大。并且,为了使栅极电极210正下方的第二氮化物半导体层204的膜厚薄,来实现常闭型的FET,优选的是, 第二氮化物半导体层204的厚度,比第四氮化物半导体层206的厚度小。漏极电极208以及源极电极209,被形成在栅极电极210的两侧的区域,分别接触第一氮化物半导体层203和第二氮化物半导体层204的异质结界面、以及第三氮化物半导体层205和第四氮化物半导体层206的异质结界面,且与被生成在该界面区域的电子导电区域电连接。漏极电极208以及源极电极209,与第一氮化物半导体层203接触。漏极电极208以及源极电极209,例如由Ti以及Al的叠层结构体构成。在第三氮化物半导体层205以及第四氮化物半导体层206形成有凹部220。该凹部220,贯穿第三氮化物半导体层205以及第四氮化物半导体层206,即贯穿第三氮化物半导体层205和第四氮化物半导体层206的异质结界面,而达到第二氮化物半导体层204的表面。而且,在凹部220内形成有栅极电极210。特别是,针对第二氮化物半导体层204,选择性地蚀刻第三氮化物半导体层205,从而形成凹部220。在此,在第二氮化物半导体层204没有形成凹部220,作为凹部220的底面的第二氮化物半导体层204的表面,与第二氮化物半导体层204和第三氮化物半导体层205的界面为同一平面。在此,对于同一平面,可以具有因第二氮化物半导体层204的表面的蚀刻的精度而引起的几nm左右的偏差。栅极电极210,例如由Pd、Ni以及Pt等构成。而且,在构成栅极电极210的材料由绝缘膜207而不扩散到氮化物半导体层的情况下,可以由Ti构成栅极电极210。绝缘膜207,被形成在凹部220的底面和侧面以及第四氮化物半导体层206的表面。被形成在凹部220的底面和侧面的绝缘膜207,介于第二氮化物半导体层204、第三氮化物半导体层205以及第四氮化物半导体层206与栅极电极210的中间。例如,绝缘膜207由SiN、Si0、AlN、A10、SiN和AlN的叠层结构体、以及SiN和AlO 的叠层结构体等构成。例如,在绝缘膜207由SiN或SiO构成的情况下,绝缘膜207是,通过CVD法或减压CVD法而成膜的。另一方面,例如,在绝缘膜207由AlN或MO构成的情况下,绝缘膜207是,通过溅射法或利用了原子层沉积装置的ALD法而成膜的。例如,将硼(B)等杂质离子注入到氮化物半导体层,从而形成元件分离层211,FET 与其他的元件由元件分离层211电性地分离。如上所述,根据本实施例的FET,由与实施例1的FET相同的理由,能够降低导通电阻。并且,根据本实施例的FET,由与实施例1的FET相同的理由,能够实现有效于常闭型FET的结构。并且,根据本实施例的FET,通过选择蚀刻而形成凹部220,能够准确地控制栅极电极210正下方的第二氮化物半导体层204的膜厚。因此,能够容易调整栅极的阈值电压。而且,在所述实施例的FET中,第一氮化物半导体层203、第二氮化物半导体层 204、第三氮化物半导体层205、以及第四氮化物半导体层206可以包含h。并且,在所述实施例的FET中,在第一氮化物半导体层203的一部分包括掺杂层。 根据其结构,能够容易控制氮化物半导体层内的电荷量,调整栅极的阈值电压。并且,在所述实施例的FET中,在第四氮化物半导体层206上,还可以配置有其他的半导体层。并且,在所述实施例的FET中,在第一氮化物半导体层203、第二氮化物半导体层 204、第三氮化物半导体层205以及第四氮化物半导体层206,可以进行例如Si等的η型杂质的掺杂。(实施例3)以下,说明本发明的实施例3中的FET的构成以及其制造方法。图5是示出本实施例涉及的FET的构成的截面图。该FET包括衬底301、缓冲层302、第一氮化物半导体层303、第二氮化物半导体层 304、第三氮化物半导体层305、第四氮化物半导体层306、绝缘膜307、漏极电极308、源极电极309、栅极电极310、元件分离层311、以及第五氮化物半导体层312。例如,衬底301是厚度在10 μ m以上且1000 μ m以下的蓝宝石衬底、SiC衬底、Si 衬底、以及GaN衬底等。缓冲层302被形成在衬底301上,且由与衬底301相对应的厚度的AlN构成,例如由IOOnm的AlN构成。第一氮化物半导体层303被形成在缓冲层302上,例如由厚度为2 μ m的无掺杂 GaN构成。第二氮化物半导体层304被形成在第一氮化物半导体层303上,第二氮化物半导体层304的带隙能比第一氮化物半导体层303大。第二氮化物半导体层304,例如由无掺杂Α1Χ(^_ΧΝ(0 < χ彡1)构成。第二氮化物半导体层304,例如由厚度为20nm的无掺杂
rixO. 25 feiQ.75N 构成。第三氮化物半导体层305被形成在第二氮化物半导体层304上,第三氮化物半导体层305的带隙能比第二氮化物半导体层304小。第三氮化物半导体层305,例如由厚度为 20nm的无掺杂GaN构成。第四氮化物半导体层306被形成在第三氮化物半导体层305上,第四氮化物半导体层306的带隙能比第三氮化物半导体层305大。第四氮化物半导体层306,例如由无掺杂Aly(iai_yN(0 < y彡1)构成。第四氮化物半导体层306,例如由厚度为25nm的无掺杂
rixO. 25 feiQ.75N 构成。在第一氮化物半导体层303和第二氮化物半导体层304的异质结界面、以及第三氮化物半导体层305和第四氮化物半导体层306的异质结界面,因自发极化以及压电极化而产生例如IXlO13cnT2左右的电荷,在栅极导通的状态下,电子在异质结界面导电,尤其能够使FET中的横方向的电阻大幅度地降低。在此,为了更有效地将表面侧沟道的电子向整体侧沟道引导,优选的是,第四氮化物半导体层306的Al组成比,比第二氮化物半导体层304以及第五氮化物半导体层312的 Al组成比大,进一步,优选的是,第四氮化物半导体层306的厚度,比第二氮化物半导体层 304以及第五氮化物半导体层312的厚度大。并且,为了使栅极电极310正下方的第五氮化物半导体层312的膜厚薄,来实现常闭型的FET,优选的是,第五氮化物半导体层312的厚度,比第四氮化物半导体层306的厚度小。漏极电极308以及源极电极309,被形成在栅极电极310的两侧的区域,分别接触第一氮化物半导体层303和第二氮化物半导体层304的异质结界面、以及第三氮化物半导体层305和第四氮化物半导体层306的异质结界面,且与被生成在该界面区域的电子导电区域电连接。漏极电极308以及源极电极309,与第一氮化物半导体层303接触。漏极电极308以及源极电极309,例如由Ti以及Al的叠层结构体构成。在第一氮化物半导体层303、第二氮化物半导体层304、第三氮化物半导体层305 以及第四氮化物半导体层306形成有凹部320。该凹部320,贯穿第二氮化物半导体层304、 第三氮化物半导体层305以及第四氮化物半导体层306,即,贯穿第三氮化物半导体层305 和第四氮化物半导体层306的异质结界面、以及第一氮化物半导体层303和第二氮化物半导体层304的异质结界面,而达到第一氮化物半导体层303的表面。而且,在凹部320内形成有栅极电极310。栅极电极310,例如由Pd、Ni以及Pt等构成。而且,在构成栅极电极310的材料由绝缘膜307而不扩散到氮化物半导体层的情况下,可以由Ti构成栅极电极310。第五氮化物半导体层312,被形成在凹部320的底面和侧面以及第四氮化物半导体层306的表面,例如由无掺杂AlzGa1=N (0<ζ<1)构成。第五氮化物半导体层 312,例如由厚度为IOnm的无掺杂Aa25Giia75N构成。例如,通过有机金属化学气相蒸镀法 (Metal-Organic Chemical Vapor D印osition :M0CVD 法),使氮化物半导体层在凹部 320 内外延生长,从而形成第五氮化物半导体层312。该外延生长后接着不暴露在大气(以 in-situ(原位))而形成绝缘膜307。在凹部320内,栅极电极310与绝缘膜307相接。由于存在第五氮化物半导体层312,因此能够提高绝缘膜307的结晶性,并且能够以良好的再现性来形成绝缘膜307。与在凹部320的底面的氮化物半导体上直接使绝缘膜 307生长的情况相比,在形成作为相同的氮化物半导体层的第五氮化物半导体层312后,以连续生长来形成绝缘膜307的情况下,能够提高绝缘膜307的结晶性以及再现性。并且,像第五氮化物半导体层312是例如无掺杂AlzGai_zN(0 < ζ ^ 1)层,且在凹部320的底面相接的面是例如GaN层的构成那样,在第五氮化物半导体层312的Al组成X比凹部320的底面的Al组成大的情况下,沟道层被形成在第五氮化物半导体层312下。此时引起的电荷量, 取决于以控制性高的外延生长来形成的第五氮化物半导体层312的膜厚和组成,因此能够提高再现性。绝缘膜307,被形成在第五氮化物半导体层312上。凹部320内的绝缘膜307被形成,以介于第五氮化物半导体层312与栅极电极310的中间。例如,绝缘膜307由厚度为l至5nm的SiN、Si0、AlN、A10、SiN和AlN的叠层结构体、以及SiN和AlO的叠层结构体等构成。例如,在绝缘膜307由SiN或SiO构成的情况下, 绝缘膜307是,通过CVD法或减压CVD法而成膜的。另一方面,例如,在绝缘膜307由AlN 或AW构成的情况下,绝缘膜307是,通过溅射法或利用了原子层沉积装置的ALD法而成膜的。例如,将硼(B)等杂质离子注入到氮化物半导体层,从而形成元件分离层311,FET 与其他的元件由元件分离层311电性地分离。如上所述,根据本实施例的FET,由与实施例1的FET相同的理由,能够降低导通电阻。并且,根据本实施例的FET,由与实施例1的FET相同的理由,能够实现有效于常闭型FET的结构。并且,根据本实施例的FET,能够在凹部320内的第五氮化物半导体层312的外延生长后,接着形成绝缘膜307,因此能够实现绝缘特性良好的绝缘膜307。而且,在所述实施例的FET中,第一氮化物半导体层303、第二氮化物半导体层 304、第三氮化物半导体层305、以及第四氮化物半导体层306可以包含h。并且,在所述实施例的FET中,在第一氮化物半导体层303的一部分包括掺杂层。 根据其结构,能够容易控制氮化物半导体层内的电荷量,调整栅极的阈值电压。并且,在所述实施例的FET中,在第四氮化物半导体层306上,还可以配置有其他的半导体层。并且,在所述实施例的FET中,在第一氮化物半导体层303、第二氮化物半导体层 304、第三氮化物半导体层305、第四氮化物半导体层306以及第五氮化物半导体层312,可以进行例如Si等的η型杂质的掺杂。并且,在所述实施例的FET中,凹部320的深度是,贯穿第二氮化物半导体层304、 第三氮化物半导体层305以及第四氮化物半导体层306的深度,但是,若能够使栅极电极 310与整体侧沟道之间的距离变短,则不仅限于该深度。例如,凹部320的深度可以是,不达到第三氮化物半导体层305而到第四氮化物半导体层306的中途为止的深度,贯穿第四氮化物半导体层306而到第三氮化物半导体层305的中途为止的深度,或者,贯穿第四氮化物半导体层306以及第三氮化物半导体层305而到第二氮化物半导体层304的中途为止的深度。(实施例4)以下,说明本发明的实施例4中的FET的构成以及其制造方法。图6是示出本实施例涉及的FET的构成的截面图。该FET包括衬底401、缓冲层402、第一氮化物半导体层403、第二氮化物半导体层 404、第三氮化物半导体层405、第四氮化物半导体层406、漏极电极408、源极电极409、栅极电极410、以及元件分离层411。例如,衬底401是厚度在10 μ m以上且1000 μ m以下的蓝宝石衬底、SiC衬底、Si
衬底、以及GaN衬底等。缓冲层402被形成在衬底401上,且由与衬底401相对应的厚度的AlN构成,例如由IOOnm的AlN构成。第一氮化物半导体层403被形成在缓冲层402上,例如由厚度为2 μ m的无掺杂GaN构成。第二氮化物半导体层404被形成在第一氮化物半导体层403上,第二氮化物半导体层404的带隙能比第一氮化物半导体层403大。第二氮化物半导体层404,例如由无掺杂Α1Χ(^_ΧΝ(0 < χ彡1)构成。第二氮化物半导体层404,例如由厚度为30nm的无掺杂
rixO. 25 feiQ.75N 构成。第三氮化物半导体层405被形成在第二氮化物半导体层404上,第三氮化物半导体层405的带隙能比第二氮化物半导体层404小。第三氮化物半导体层405,例如由厚度为 30nm的无掺杂GaN构成。第四氮化物半导体层406被形成在第三氮化物半导体层405上,第四氮化物半导体层406的带隙能比第三氮化物半导体层405大。第四氮化物半导体层406,例如由无掺杂AlyGivyNO) < y彡1)构成。第四氮化物半导体层406,例如由厚度为30nm的无掺杂
rixO. 25 feiQ.75N 构成。在第一氮化物半导体层403和第二氮化物半导体层404的异质结界面、以及第三氮化物半导体层405和第四氮化物半导体层406的异质结界面,因自发极化以及压电极化而产生例如IXlO13cnT2左右的电荷,在栅极导通的状态下,电子在异质结界面导电,尤其能够使FET中的横方向的电阻大幅度地降低。在此,为了更有效地将表面侧沟道的电子向整体侧沟道引导,优选的是,第四氮化物半导体层406的Al组成比,比第二氮化物半导体层404的Al组成比大,进一步,优选的是,第四氮化物半导体层406的厚度,比第二氮化物半导体层404的厚度大。漏极电极408以及源极电极409,被形成在栅极电极410的两侧的区域,分别接触第一氮化物半导体层403和第二氮化物半导体层404的异质结界面、以及第三氮化物半导体层405和第四氮化物半导体层406的异质结界面,且与被生成在该界面区域的电子导电区域电连接。漏极电极408以及源极电极409,与第一氮化物半导体层403接触。漏极电极408以及源极电极409,例如由Ti以及Al的叠层结构体构成。在第三氮化物半导体层405以及第四氮化物半导体层406形成有凹部420。该凹部420,贯穿第三氮化物半导体层405以及第四氮化物半导体层406,即贯穿第三氮化物半导体层405和第四氮化物半导体层406的异质结界面,而达到第二氮化物半导体层404的表面。而且,在凹部420内形成有栅极电极410,以覆盖凹部420的底面以及侧面。因此,凹部420内的栅极电极410,不通过绝缘膜而直接与第二氮化物半导体层404、第三氮化物半导体层405以及第四氮化物半导体层406相接。特别是,针对第二氮化物半导体层404,选择性地蚀刻第三氮化物半导体层405,从而形成凹部420。在此,在第二氮化物半导体层404没有形成凹部420,作为凹部420的底面的第二氮化物半导体层404的表面,与第二氮化物半导体层404和第三氮化物半导体层405的界面为同一平面。栅极电极410,与第二氮化物半导体层404、第三氮化物半导体层405以及第四氮化物半导体层406形成肖特基结,例如由PcUNi以及Pt等构成。例如,将硼(B)等杂质离子注入到氮化物半导体层,从而形成元件分离层411,FET 与其他的元件由元件分离层411电性地分离。如上所述,根据本实施例的FET,由与实施例1的FET相同的理由,能够降低导通电阻。而且,在所述实施例的FET中,第一氮化物半导体层403、第二氮化物半导体层 404、第三氮化物半导体层405、以及第四氮化物半导体层406可以包含h。并且,在所述实施例的FET中,在第一氮化物半导体层403的一部分包括掺杂层。 根据其结构,能够容易控制氮化物半导体层内的电荷量,调整栅极的阈值电压。并且,在所述实施例的FET中,在第四氮化物半导体层406上,还可以配置有其他的半导体层。并且,在所述实施例的FET中,在第一氮化物半导体层403、第二氮化物半导体层 404、第三氮化物半导体层405以及第四氮化物半导体层406,可以进行例如Si等的η型杂质的掺杂。并且,在所述实施例的FET中,凹部420的深度是,贯穿第三氮化物半导体层405 以及第四氮化物半导体层406的深度,但是,若能够使栅极电极410与整体侧沟道之间的距离变短,则不仅限于该深度。例如,凹部420的深度可以是,不达到第三氮化物半导体层405 而到第四氮化物半导体层406的中途为止的深度,或者,贯穿第四氮化物半导体层406而到第三氮化物半导体层405的中途为止的深度。(实施例5)以下,说明本发明的实施例5中的FET的构成以及其制造方法。图7是示出本实施例涉及的FET的构成的截面图。该FET包括衬底501、缓冲层502、第一氮化物半导体层503、第二氮化物半导体层 504、第三氮化物半导体层505、第四氮化物半导体层506、绝缘膜507、漏极电极508、源极电极509、栅极电极510、以及元件分离层511。例如,衬底501是厚度在10 μ m以上且1000 μ m以下的蓝宝石衬底、SiC衬底、Si
衬底、以及GaN衬底等。缓冲层502被形成在衬底501上,且由与衬底501相对应的厚度的AlN构成,例如由IOOnm的AlN构成。第一氮化物半导体层503被形成在缓冲层502上,例如由厚度为2 μ m的无掺杂 GaN构成。第二氮化物半导体层504被形成在第一氮化物半导体层503上,第二氮化物半导体层504的带隙能比第一氮化物半导体层503大。第二氮化物半导体层504,例如由无掺杂Α1Χ(^_ΧΝ(0 < χ彡1)构成。第二氮化物半导体层504,例如由厚度为20nm的无掺杂
rixO. 25 feiQ.75N 构成。第三氮化物半导体层505被形成在第二氮化物半导体层504上,第三氮化物半导体层505的带隙能比第二氮化物半导体层504小。第三氮化物半导体层505,例如由厚度为 20nm的无掺杂GaN构成。第四氮化物半导体层506被形成在第三氮化物半导体层505上,第四氮化物半导体层506的带隙能比第三氮化物半导体层505大。第四氮化物半导体层506,例如由无掺杂Aly(iai_yN(0 < y彡1)构成。第四氮化物半导体层506,例如由厚度为25nm的无掺杂
rixO. 25 feiQ.75N 构成。在第一氮化物半导体层503和第二氮化物半导体层504的异质结界面、以及第三
15氮化物半导体层505和第四氮化物半导体层506的异质结界面,因自发极化以及压电极化而产生例如IXlO13cnT2左右的电荷,在栅极导通的状态下,电子在异质结界面导电,尤其能够使FET中的横方向的电阻大幅度地降低。在此,为了更有效地将表面侧沟道的电子向整体侧沟道引导,优选的是,第四氮化物半导体层506的Al组成比,比第二氮化物半导体层504的Al组成比大,进一步,优选的是,第四氮化物半导体层506的厚度,比第二氮化物半导体层504的厚度大。并且,为了使栅极电极510正下方的第二氮化物半导体层504的膜厚薄,来实现常闭型的FET,优选的是, 第二氮化物半导体层504的厚度,比第四氮化物半导体层506的厚度小。漏极电极508以及源极电极509,被形成在栅极电极510的两侧的区域,分别接触第一氮化物半导体层503和第二氮化物半导体层504的异质结界面、以及第三氮化物半导体层505和第四氮化物半导体层506的异质结界面,且与被生成在该界面区域的电子导电区域电连接。漏极电极508以及源极电极509,与第一氮化物半导体层503接触。漏极电极508以及源极电极509,例如由Ti以及Al的叠层结构体构成。例如,绝缘膜507被形成在四氮化物半导体层506的表面,且由SiN、Si0、AlN、A10、 SiN和AlN的叠层结构体、以及SiN和AlO的叠层结构体等构成。例如,在绝缘膜507由SiN 或SiO构成的情况下,绝缘膜507是,通过CVD法或减压CVD法而成膜的。另一方面,例如, 在绝缘膜507由AlN或AW构成的情况下,绝缘膜507是,通过溅射法或利用了原子层沉积装置的ALD法而成膜的。栅极电极510,被形成在绝缘膜507上,例如由PcUNi以及Pt等构成。而且,在构成栅极电极510的材料由绝缘膜507而不扩散到氮化物半导体层的情况下,可以由Ti构成栅极电极510。例如,将硼(B)等杂质离子注入到氮化物半导体层,从而形成元件分离层511,FET 与其他的元件由元件分离层511电性地分离。如上所述,根据本实施例的FET,由与实施例1的FET相同的理由,能够降低导通电阻。并且,根据本实施例的FET,由与实施例1的FET相同的理由,能够实现有效于常闭型FET的结构。而且,在所述实施例的FET中,第一氮化物半导体层503、第二氮化物半导体层 504、第三氮化物半导体层505、以及第四氮化物半导体层506可以包含h。并且,在所述实施例的FET中,在第一氮化物半导体层503的一部分包括掺杂层。 根据其结构,能够容易控制氮化物半导体层内的电荷量,调整栅极的阈值电压。并且,在所述实施例的FET中,在第四氮化物半导体层506上,还可以配置有其他的半导体层。并且,在所述实施例的FET中,在第一氮化物半导体层503、第二氮化物半导体层 504、第三氮化物半导体层505以及第四氮化物半导体层506,可以进行例如Si等的η型杂质的掺杂。并且,在所述实施例的FET中,与实施例3的FET相同,可以采用没有设置绝缘膜 507的肖特基结型的FET的方式。以上,根据实施例说明了本发明涉及的FET,但是,本发明不仅限于此实施例。在不脱离本发明的宗旨的范围内所进行的本领域的技术人员能够想到的各种变形的也包含在本发明的范围内。产业利用性本发明,能够适用于FET,尤其能够适用于移动电话基地台等的大功率高频装置和变换器等的大功率开关装置等。符号说明101、201、301、401、501、801 衬底102、202、302、402、502 缓冲层103、203、303、403、503 第一氮化物半导体层104、204、304、404、504 第二氮化物半导体层105、205、305、405、505第三氮化物半导体层106、206、306、406、506第四氮化物半导体层107、207、307、507 绝缘膜108、208、308、408、508、807 漏极电极109、209、309、409、509、808 源极电极110、210、310、410、510、806 栅极电极111、211、311、411、511 元件分离层120、220、320、420 凹部312第五氮化物半导体层802载流子导电层803载流子供应层804GaN系保护层805保护层
权利要求
1.一种场效应晶体管,包括 第一氮化物半导体层;第二氮化物半导体层,该第二氮化物半导体层被形成在所述第一氮化物半导体层上, 该第二氮化物半导体层的带隙能比所述第一氮化物半导体层的带隙能大;第三氮化物半导体层,该第三氮化物半导体层被形成在所述第二氮化物半导体层上;以及第四氮化物半导体层,该第四氮化物半导体层被形成在所述第三氮化物半导体层上, 该第四氮化物半导体层的带隙能比所述第三氮化物半导体层的带隙能大,在所述第一氮化物半导体层和所述第二氮化物半导体层的异质结界面形成有沟道。
2.如权利要求1所述的场效应晶体管,所述场效应晶体管的栅极电极,被形成在设置在所述第四氮化物半导体层的凹部内。
3.如权利要求2所述的场效应晶体管,所述凹部,贯穿所述第三氮化物半导体层和所述第四氮化物半导体层的异质结界面。
4.如权利要求3所述的场效应晶体管,所述凹部,贯穿所述第三氮化物半导体层以及所述第四氮化物半导体层而达到所述第二氮化物半导体层的表面,作为所述凹部的底面的所述第二氮化物半导体层的表面,与所述第二氮化物半导体层和所述第三氮化物半导体层的界面为同一面。
5.如权利要求4所述的场效应晶体管,所述凹部,贯穿所述第二氮化物半导体层、所述第三氮化物半导体层以及所述第四氮化物半导体层而达到所述第一氮化物半导体层。
6.如权利要求2至5的任一项所述的场效应晶体管,所述场效应晶体管,还包括被形成在所述凹部的底面的绝缘膜。
7.如权利要求2至5的任一项所述的场效应晶体管, 所述场效应晶体管,还包括第五氮化物半导体层,该第五氮化物半导体层被形成在所述凹部的底面;以及绝缘膜,该绝缘膜被形成在所述栅极电极与所述第五氮化物半导体层之间。
8.如权利要求7所述的场效应晶体管,所述第五氮化物半导体层由AlzGai_zN构成,其中,0 < ζ < 1。
9.如权利要求6至8的任一项所述的场效应晶体管, 所述绝缘膜由氮化硅构成。
10.如权利要求6至8的任一项所述的场效应晶体管, 所述绝缘膜由氮化硅和氮化铝的叠层结构体构成。
11.如权利要求6至8的任一项所述的场效应晶体管, 所述绝缘膜是利用原子层沉积装置而形成的。
12.如权利要求1至11的任一项所述的场效应晶体管,所述第二氮化物半导体层的膜厚,比所述第四氮化物半导体层的膜厚小。
13.如权利要求1至12的任一项所述的场效应晶体管,所述场效应晶体管的源极电极以及漏极电极,分别接触所述第一氮化物半导体层和所述第二氮化物半导体层的异质结界面、以及所述第三氮化物半导体层和所述第四氮化物半导体层的异质结界面。
14.如权利要求1至13的任一项所述的场效应晶体管,所述第一氮化物半导体层由GaN构成,所述第二氮化物半导体层由AlxGai_xN构成,其中,0 < χ < 1,所述第三氮化物半导体层由GaN构成,所述第四氮化物半导体层由AlyGai_yN构成,其中,0 < y < 1。
全文摘要
本发明的目的在于提供低导通电阻的FET,本发明的FET包括第一氮化物半导体层(103);第二氮化物半导体层(104),第二氮化物半导体层(104)被形成在第一氮化物半导体层(103)上,第二氮化物半导体层(104)的带隙能比第一氮化物半导体层(103)大;第三氮化物半导体层(105),第三氮化物半导体层(105)被形成在第二氮化物半导体层(104)上;以及第四氮化物半导体层(106),第四氮化物半导体层(106)被形成在第三氮化物半导体层(105)上,第四氮化物半导体层(106)的带隙能比第三氮化物半导体层(105)大,在第一氮化物半导体层(103)和第二氮化物半导体层(104)的异质结界面形成有沟道。
文档编号H01L29/41GK102239550SQ20098014857
公开日2011年11月9日 申请日期2009年11月12日 优先权日2008年12月5日
发明者上田哲三, 按田义治, 石田秀俊 申请人:松下电器产业株式会社
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