专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，尤其涉及一种在衬底上具有鳍式半导体区域(fin—shaped semiconductor regions)的双栅极(double-gate)型半导体装置及其制造方法。
背景技术：
近年来，伴随着半导体装置的高集成化、高功能化和高速化，对半导体装置的细微化的要求越来越高。因此，为了减少晶体管在衬底上的占有面积，提出了各种元件结构。其中，具有鳍(Fin)式结构的场效应晶体管备受注目。这种具有鳍式结构的场效应晶体管通常被称为鳍式场效应应晶体管(Field Effect Transistor，FET)，这种晶体管具有由垂直于衬底主表面的薄壁(fin)状半导体区域(以下，称为鳍式半导体区域)构成的活性区域。 在鳍式FET中，因为能够实现利用鳍式半导体区域的上表面和两侧面作为沟道面的三栅极型结构，所以能减少晶体管在衬底上的占有面积(例如，参照专利文献1、非专利文献1)。图13(a) 图13(e)是表示现有的鳍式三栅极FET的结构的图，图13(a)是俯视图，图13(b)是图13(a)中A-A线的剖视图，图13(c)是图13(a)中B-B线的剖视图，图 13(d)是图13(a)中C-C线的剖视图，图13(e)是图13(a)中D-D线的剖视图。如图13(a) 图13(e)所示，现有的鳍式三栅极FET具有由硅形成的支撑衬底 101、形成在支撑衬底101上的由氧化硅形成的绝缘层102、形成在绝缘层102上的鳍式半导体区域103a 103d、隔着栅极绝缘膜10 104d形成在鳍式半导体区域103a 103d 上的栅电极105、形成在栅电极105侧面上的绝缘性侧壁间隔膜(sidewall spacer) 106、延伸区域107以及源极/漏极区域117，该延伸区域107形成在鳍式半导体区域103a 103d 夹着栅电极105的两侧区域，该源极/漏极区域117形成在鳍式半导体区域103a 103d 夹着栅电极105和绝缘性侧壁间隔膜106的两侧区域。鳍式半导体区域103a 103d配置成在绝缘层102上沿栅极宽度方向以一定间隔排列。栅电极105形成为沿栅极宽度方向跨越鳍式半导体区域103a 103d。延伸区域107由第一杂质区域107a和第二杂质区域 107b构成，第一杂质区域107a形成在各个鳍式半导体区域103a 103d的上部，第二杂质区域107b形成在各个鳍式半导体区域103a 103d的两侧部。源极/漏极区域117由第三杂质区域117a和第四杂质区域117b构成，第三杂质区域117a形成在各个鳍式半导体区域103a 103d的上部，第四杂质区域117b形成在各个鳍式半导体区域103a 103d的两侧部。应予说明，口袋区域(pocket region)的说明和图示省略。然而，如图13(b)所示，在上述现有的鳍式三栅极FET中，由于除了对成为沟道形成区域的鳍式半导体区域103a 103d的上部角施加来自上方栅电极105的电压之外，还对其施加来自侧方的栅电极105的电压，所以在该上部角电特性容易变得不稳定。因此，提出了通过用硬掩膜覆盖鳍式半导体区域的上表面，只将鳍式半导体区域的两侧面用作沟道面的鳍式双栅极FET (例如参照非专利文献2)。图14是现有的鳍式双栅极FET的剖视图。应予说明，图14是与图13(b)所示现有的鳍式三栅极FET的剖面结构相对应的图。在图14中，用同一符号来表示与图13(a) 图13(e)所示的现有鳍式三栅极FET相同的构成要素，省略了重复说明。如图14所示，在现有的鳍式双栅极FET中，在各个鳍式半导体区域103a 103d的上表面与栅电极105(准确而言是栅极绝缘膜10 104d)之间，存在由例如硅氧化膜形成的硬掩膜150，这样一来，就只有各个鳍式半导体区域103a 103d的两侧面才会作为沟道面起作用。应予说明，现有的鳍式双栅极FET的平面结构与图13(a)所示现有的鳍式三栅极 FET的平面结构相同，现有的鳍式双栅极FET的图13(a)中B-B线和C-C线的剖面结构也与图13(c)和(d)所示现有的鳍式三栅极FET的剖面结构相同。虽图示省略，现有的鳍式双栅极FET的图13(a)中D-D线的剖面结构是在图13(e)所示现有的鳍式三栅极FET的剖面结构中使硬掩膜150存在于鳍式半导体区域10 的上表面和栅电极105(准确而言是栅极绝缘膜104b)之间的结构。专利文献1 日本公开特许公报特开2006-196821号公报非专利文献1 :D. Lenoble 等，Enhanced performance of PMOS MUGFET via integration of conformal plasma-doped source/drain extensions,2006Symposium on VLSI Technology Digest of Technical Papers, p.212非专利文 M 2 Jean-Pierre Colinge, FinFETs and Other Multi-Gate Transistors, Series on Integrated Circuits and Systems, p.14-19
发明内容
-发明所要解决的技术问题-然而，在现有的鳍式双栅极FET中，存在无法获得所需的晶体管特性的问题。鉴于上述问题，本发明的目的在于，在具有鳍式半导体区域的双栅极型半导体装置中获得所需特性。-用以解决技术问题的技术方案-为了达成上述目的，本发明的发明人对在现有的鳍式双栅极FET中无法获得所需晶体管特性的原因进行了研究，得出了以下见解。在采用离子注入法、等离子体掺杂法进行延伸注入(extension implantation)以制造现有的鳍式双栅极FET的情况下，在图14所示的剖面上，由于栅电极105成为掩膜，所以无法向鳍式半导体区域103a 103d注入杂质。即，在延伸注入工序中无法向由栅电极 105覆盖的区域的鳍式半导体区域103a 103d的侧部和上部注入杂质。另一方面，在图13(c)和(d)所示的剖面(在延伸注入时未形成图13(c)的绝缘性侧壁间隔膜106和图13(d)的源极/漏极区域117)中，向鳍式半导体区域103a 103d 中注入杂质。图15(a)是表示采用离子注入法进行延伸注入的情况的剖视图，图15(b)是表示采用等离子体掺杂法进行延伸注入的情况的剖视图。应予说明，在图15(a)和图15(b)中， 用同一符号来表示与图13(a) 图13(e)所示的现有鳍式三栅极FET相同的构成要素，省略了重复说明。如图15(a)所示，在采用离子注入法进行延伸注入的情况下，为了不仅向鳍式半导体区域103a 103d的上表面导入杂质而且也向其侧面导入杂质，采用离子注入以相对于铅直方向朝不同侧倾斜的注入角度向鳍式半导体区域103a 103d分别注入离子108a 和108b，从而形成延伸区域107。此时，在鳍式半导体区域103a 103d的上部形成注入离子108a和离子108b两种离子而形成的第一杂质区域107a。然而，在鳍式半导体区域 103a 103d的两侧部却形成只注入离子108a或离子108b中的任一种离子而形成的第二杂质区域107b。即，在离子108a的掺杂量和离子108b的掺杂量相同的情况下，第一杂质区域107a的注入掺杂量为第二杂质区域107b的注入掺杂量的两倍。结果，第一杂质区域 107a的电阻率就会比第二杂质区域107b的电阻率低例如50%左右。如图15(b)所示，在采用等离子体掺杂法进行延伸注入的情况下，第一杂质区域 107a形成在鳍式半导体区域103a 103d的上部，该第一杂质区域107a所具有的注入掺杂量由注入离子109a、吸附物种(absorbed species)(气体分子、自由基等中性物种)109b以及因溅射而脱离鳍式半导体区域103a 103d的杂质109c三者之间的平衡来决定。然而， 鳍式半导体区域103a 103d两侧部的注入掺杂量受注入离子109a、因溅射而脱离的杂质 109c的影响较小，第二杂质区域107b形成在鳍式半导体区域103a 103d的两侧部，该第二杂质区域107b所具有的注入掺杂量主要由吸附物种109b来决定。结果，由于第一杂质区域107a的注入掺杂量比第二杂质区域107b的注入掺杂量高例如25%左右，所以第一杂质区域107a的电阻率就会比第二杂质区域107b的电阻率低例如25%左右。综上所述，根据现有的鳍式双栅极FET的延伸区域的形成方法，形成在鳍式半导体区域103a 103d上部的第一杂质区域107a的电阻率比形成在鳍式半导体区域103a 103d侧部的第二杂质区域107b的电阻率低。在让具有这种延伸结构的鳍式双栅极FET工作的情况下，流过延伸区域107的电流就会集中到电阻率比第二杂质区域107b低的第一杂质区域107a (参照图13 (c))。另一方面，就沟道而言，沟道仅形成在在由栅电极105覆盖的区域的鳍式半导体区域103a 103d的侧部，由硬掩膜150覆盖的鳍式半导体区域103a 103d的上部不会起到沟道的作用(参照图14)。这是鳍式双栅极FET的特点，其原因是为了提高晶体管的控制精度而用硬掩膜150覆盖鳍式半导体区域103a 103d的上部，由此使得来自栅电极105的电场的影响无法到达鳍式半导体区域103a 103d的上部。因此， 虽然流过延伸区域107的电流集中在鳍式半导体区域103a 103d上部的第一杂质区域 107a，可是由于沟道仅存在于鳍式半导体区域103a 103d的侧部，所以流经沟道的电流大多流过鳍式半导体区域103a 103d侧部中比较靠上侧的部分。换言之，在由栅电极105 覆盖的沟道区域，流过鳍式半导体区域103a 103d侧部中比较靠下侧的部分的电流小于流过鳍式半导体区域103a 103d侧部中比较靠上侧的部分的电流。S卩，由于在导通(ON) 时流过的电流在成为沟道的鳍式半导体区域103a 103d侧部流动不均，所以就产生了无法获得所需的晶体管特性的问题。当本发明人将等离子体掺杂法用于现有的鳍式双栅极FET的延伸注入时，发现产生了以下问题。如图16(a)所示，在将等离子体掺杂法(等离子体生成气体是IH6和He的混合气体)用于平坦的半导体区域151时，形成半导体区域151的硅的剥落量(amount of chipping)在lnm/min以下。然而，如图16(b)所示，当用上述等离子体掺杂法在鳍式半导体区域形成杂质区域时，平坦的半导体区域151上的鳍式半导体区域152上部角的剥落量会大于10nm/min。图17是表示在已发生上述问题的鳍式半导体区域上隔着栅极绝缘膜形成栅电极的情况的立体图。如图17所示，栅电极163形成为跨越上部具有杂质区域161a且两侧部具有杂质区域161b的鳍式半导体区域161。具体而言，在鳍式半导体区域161的上表面和栅电极163之间，从下到上依次存在硬掩膜164和栅极绝缘膜162，而在鳍式半导体区域 161的侧面和栅电极163之间存在栅极绝缘膜162。在图17中，a、b、c、d表示由栅极绝缘膜162和硬掩膜164构成的鞍马状内壁中源极一侧的角，a"、b"、c"、d"是将角a、b、c、 d平移到鳍式半导体区域161的源极侧端面所成的角。应予说明，通常在延伸区域上形成侧壁间隔膜(在图17图示省略)，以保护延伸注入后的延伸区域，而上述源极侧端面是指由侧壁间隔膜覆盖的半导体区域中离沟道最远之处。另外，鳍式半导体区域161上部角的剥落量G表示从该上部角到b"或c"的距离，如果用r表示该上部角的曲率半径，则G = — 1) χ r (掺杂前上部角的曲率半径为0 (直角))。此处，如果鳍式半导体区域161上部角的剥落量G较大，则在由栅极绝缘膜162和硬掩膜164构成的鞍马状内壁角b或C、以及例如成为延伸区域的杂质区域161a或161b之间，会产生意料之外的缝隙。让具有这种延伸结构的鳍式双栅极FET工作时，由于电流难以流过成为延伸区域的鳍式半导体区域161的上部角(即成为沟道的鳍式半导体区域161侧部中位置最靠上侧的部分)，所以就会产生无法获得所需的晶体管特性的问题。基于上述见解，本发明人作出了以下发明仅在鳍式半导体区域的两侧部形成延伸区域，而在鳍式半导体区域的上部形成具有比延伸区域高的电阻率的电阻区域。根据本发明，流经延伸区域的电流只流过鳍式半导体区域的两侧部，换言之，由于该电流不会流过鳍式半导体区域的上部，因此即使在鳍式半导体区域中的由栅电极覆盖的沟道形成区域，也能够让电流均勻地流过该鳍式半导体区域的侧部。即，导通时流动的电流均勻地流过成为沟道的鳍式半导体区域侧部，因此能够在鳍式双栅极FET中获得所需的晶体管特性。该效果无需采用像现有的鳍式双栅极FET那样在鳍式半导体区域的上表面和栅电极之间设置硬掩膜的结构即可得到。因此，能够采用没有硬掩膜的结构，得到大幅提高细微化的显著效果，并且还可以得到能够简化工序并大幅提高生产量(单位时间内的处理能力)的显著效果。根据本发明，通过先在鳍式半导体区域的上部形成电阻区域，能够让鳍式半导体区域上部角的电特性稳定。因此，即使鳍式半导体区域上部角的剥落量增大也能防止晶体管特性恶化，换言之，即使在鞍马状栅极绝缘膜的内壁角和栅极绝缘膜外侧(即栅电极外侧)的鳍式半导体区域上部角之间产生了意料之外的缝隙，也能防止晶体管特性的恶化。应予说明，如果用Rr表示对象物的电阻率(比电阻)、Rs表示表面电阻、t表示厚度(结深)、Rw表示扩展电阻，则Rs = Rr/t。而且，正如在测量扩展电阻时众所周知的关系式Rw = CFXkXRr/(2X 3. 14Xr)所示，电阻率(比电阻)Rr和扩展电阻Rw基本上是1 比1的关系，因此可表示为Rs - Rw/t。在上述关系式中，CF是考虑到扩展电阻Rw的体积效应后的修正项(在没有修正的情况下，CF = 1)，k是考虑到探针与试料之间的肖特基势垒的极性依赖性后的修正项(例如在试料为P型硅的情况下，k = 1 ；在试料为η型硅的情况下k= 1 3)，r是探针尖端的曲率半径。在以下说明中，主要用“电阻率(比电阻)”进行说明，而对于电阻的大小关系，则可以将“电阻率(比电阻)”理解为“表面电阻”或“扩展电阻”。具体而言，本发明所涉及的半导体装置包括鳍式半导体区域、栅电极和电阻区域， 该鳍式半导体区域形成在衬底上且该鳍式半导体区域的两侧部具有延伸区域；该栅电极形成为跨越所述鳍式半导体区域并与所述延伸区域相邻；该电阻区域形成在与所述栅电极相邻的区域的所述鳍式半导体区域的上部，所述电阻区域具有比所述延伸区域高的电阻率。在本发明所涉及的半导体装置中，还可以包括栅极绝缘膜，该栅极绝缘膜形成在所述鳍式半导体区域上，位于所述栅电极和所述鳍式半导体区域之间。在本发明所涉及的半导体装置中，还可以包括绝缘性侧壁间隔膜，该绝缘性侧壁间隔膜形成为覆盖所述栅电极的侧面，并且所述电阻区域位于所述绝缘性侧壁间隔膜的下表面。在本发明所涉及的半导体装置中，所述电阻区域可以实质上形成在除位于所述栅电极下方的部分以外的所述鳍式半导体区域的所述上部。在本发明所涉及的半导体装置中，所述电阻区域可以形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。在本发明所涉及的半导体装置中，所述电阻区域可以实质上形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。在本发明所涉及的半导体装置中，在导通状态下电流所流过的沟道可以形成在由所述栅电极覆盖的所述鳍式半导体区域的所述两侧部。此处，所述电阻区域可以设置成对在所述导通状态下流过所述鳍式半导体区域的所述上部的电流进行限制。此外，在所述导通状态下流过所述沟道的电流可以大于流过所述电阻区域的电流。在本发明所涉及的半导体装置中，在工作时所述鳍式半导体区域的所述上部可以不作为沟道起作用。在本发明所涉及的半导体装置中，在导通状态下流动的电流可以实质上均勻地流过由所述栅电极覆盖的所述鳍式半导体区域的所述两侧部。在本发明所涉及的半导体装置中，如果所述电阻区域具有非晶区域，则能够在鳍式半导体区域的上部可靠地形成电阻区域，该电阻区域具有比鳍式半导体区域侧部的延伸区域高的电阻率。此处，如果所述非晶区域含有结晶抑制元素，例如锗、氩、氟或者氮等，则能够可靠地形成具有非晶区域的电阻区域。应予说明，作为结晶抑制元素，可以导入导电型与所述延伸区域相反的杂质，例如砷等。在本发明所涉及的半导体装置中，如果向所述电阻区域导入导电型与所述延伸区域相反的杂质，则能够在鳍式半导体区域的上部可靠地形成电阻区域，该电阻区域具有比鳍式半导体区域侧部的延伸区域高的电阻率。在本发明所涉及的半导体装置中，所述鳍式半导体区域可以形成在绝缘层上，所述绝缘层形成在所述衬底上。在本发明所涉及的半导体装置中，可以形成有覆盖所述栅电极的两侧面、所述延伸区域和所述电阻区域的绝缘性侧壁间隔膜，并且在从所述栅电极看过去所述绝缘性侧壁间隔膜外侧区域的所述鳍式半导体区域中的至少两侧部形成有源极/漏极区域。在本发明所涉及的半导体装置中，如果所述鳍式半导体区域侧面的高度大于所述鳍式半导体区域上表面在栅极宽度方向上的宽度，则与现有技术相比，能够显著发挥上述本发明的效果。本发明所涉及的第一半导体装置的制造方法包括在衬底上形成鳍式半导体区域的工序(a)；跨越所述鳍式半导体区域形成栅电极的工序(b)；向所述鳍式半导体区域的上部和两侧部导入杂质，由此在所述鳍式半导体区域的上部形成第一杂质区域并在所述鳍式半导体区域的两侧部形成第二杂质区域的工序(C)；以及对已导入所述第一杂质区域和所述第二杂质区域的所述杂质进行电激活(electrically actvating)的工序(d)。选择所述工序(c)和所述工序(d)中的至少一个工序的工序条件，以使所述第一杂质区域的至少一部分成为非晶状态。根据本发明所涉及的第一半导体装置的制造方法，能够可靠地制造上述本发明所涉及的半导体装置，因此能够得到上述本发明的效果。特别是，在鳍式双栅极FET，沟道只是有效地形成在鳍式半导体区域的侧部，因此如本发明所述，使作为延伸区域而形成在鳍式半导体区域侧部的杂质区域的电阻率尽可能小于形成在鳍式半导体区域上部的杂质区域的电阻率是非常重要的。在本发明所涉及的第一半导体装置的制造方法中，可以在导入所述杂质时利用所述栅电极作为掩膜。在本发明所涉及的第一半导体装置的制造方法中，可以利用热处理对所述杂质进行电激活。在本发明所涉及的第一半导体装置的制造方法中，一部分处于非晶状态的所述第一杂质区域的电阻率可以大于所述第二杂质区域的电阻率。具体而言，在本发明所涉及的第一半导体装置的制造方法中，所述工序(C)可以采用等离子体掺杂，并且对等离子体掺杂时的偏置电压(bias voltage)进行设定，以使形成在所述鳍式半导体区域上部的第一非晶区域的厚度大于形成在所述鳍式半导体区域两侧部的第二非晶区域的厚度。应予说明，对于等离子体掺杂时压力的下限，能够在不会对生产量、装置极限等造成障碍的范围内设定得较低，而在例如考虑到现有的等离子体装置的性能等的情况下该下限为0. IPa左右，在考虑到将来预计的等离子体装置的性能的情况下，该下限为0. OlPa左右。在此情况下，在所述工序(d)中，可以对热处理温度进行选择以使所述第二非晶区域结晶回复(crystal recovery)并使所述第一非晶区域的至少一部分维持非晶化状态。应予说明，作为具体的热处理方法，由于在采用尖峰式快速退火处理(spike Rapid Thermal Annealing，尖峰 RTA)、毫秒退火处理(millisecond annealing)的情况下，几乎没有调整热处理时间的余地，所以根据热处理温度的设定来决定实质上的热预算(thermal budget)ο在本发明所涉及的第一半导体装置的制造方法中，在所述工序(b)与所述工序 (c)之间、或者在所述工序(c)与所述工序(d)之间，可以进一步包括向所述鳍式半导体区域的上部导入结晶抑制元素，例如锗、氩、氟或氮等的工序。这样一来，就能够可靠地对鳍式半导体区域上部的第一杂质区域的至少一部分进行非晶化。应予说明，作为结晶抑制元素， 可以导入导电型与所述延伸区域相反的杂质，例如砷等。本发明所涉及的第二半导体装置的制造方法包括在衬底上形成鳍式半导体区域的工序(a)；跨越所述鳍式半导体区域形成栅电极的工序(b)；向所述鳍式半导体区域的上部和两侧部导入第一导电型杂质，由此在所述鳍式半导体区域的上部形成第一杂质区域并在所述鳍式半导体区域的两侧部形成第二杂质区域的工序(C)；以及对已导入所述第一杂质区域和所述第二杂质区域的所述所述第一导电型杂质进行电激活的工序(d)。在所述工序(b)之后，还包括进一步向所述鳍式半导体区域的上部导入导电型与所述第一导电型杂质相反的第二导电型杂质的工序。根据本发明所涉及的第二半导体装置的制造方法，能够可靠地制造上述本发明所涉及的半导体装置，因此能够得到上述本发明的效果。特别是，在鳍式双栅极FET中，沟道只是有效地形成在鳍式半导体区域的侧部，因此，如本发明所述，使作为延伸区域形成在鳍式半导体区域侧部的杂质区域的电阻率尽可能小于形成在鳍式半导体区域上部的杂质区域的电阻率是非常重要的。应予说明，在本发明所涉及的第二半导体装置的制造方法中，向所述鳍式半导体区域的上部导入所述第二导电型杂质的工序可以在利用热处理对所述第一导电型杂质进行电激活的工序(d)之后进行。在本发明所涉及的第二半导体装置的制造方法中，在导入所述第一导电型杂质时以及导入所述第二导电型杂质时，可以利用所述栅电极作为掩膜。在本发明所涉及的第二半导体装置的制造方法中，可以利用热处理对所述第一导电型杂质进行电激活。在本发明所涉及的第一或第二半导体装置的制造方法中，还可以包括在所述衬底上形成绝缘层的工序，并在所述绝缘层上形成所述鳍式半导体区域。在本发明所涉及的第一或第二半导体装置的制造方法中，所述鳍式半导体区域的侧面可以垂直于所述鳍式半导体区域的上表面。本发明所涉及的第三半导体装置的制造方法包括在衬底上形成鳍式半导体区域的工序、跨越所述鳍式半导体区域形成栅电极的工序、在与所述栅电极相邻的区域的所述鳍式半导体区域的两侧部形成延伸区域的工序、以及在与所述栅电极相邻的区域的所述鳍式半导体区域的上部形成具有比所述延伸区域高的电阻率的电阻区域的工序。在本发明所涉及的第三半导体装置的制造方法中，还可以包括在所述鳍式半导体区域上形成栅极绝缘膜，使所述栅极绝缘膜位于所述栅电极和所述鳍式半导体区域之间的工序。在本发明所涉及的第三半导体装置的制造方法中，还可以包括形成覆盖所述栅电极侧面的绝缘性侧壁间隔膜的工序，并且所述电阻区域位于所述绝缘性侧壁间隔膜的下表在本发明所涉及的第三半导体装置的制造方法中，所述电阻区域可以实质上形成在除位于所述栅电极下方的部分以外的所述鳍式半导体区域的所述上部。在本发明所涉及的第三半导体装置的制造方法中，所述电阻区域可以形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。在本发明所涉及的第三半导体装置的制造方法中，所述电阻区域可以实质上形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。在本发明所涉及的第三半导体装置的制造方法中，所述电阻区域可以具有非晶区域。此处，所述非晶区域可以含有结晶抑制元素，例如锗、氩、氟或氮等。-发明的效果-
根据本发明，能够得到成为延伸区域的鳍式半导体区域侧部的电阻率小于鳍式半导体区域上部的电阻率的半导体装置，换言之，能够得到在鳍式半导体区域侧部具备低电阻的延伸区域的半导体装置，因此能够防止鳍式双栅极FET等三维元件中的特性恶化。
图1(a) 图1(e)是表示本发明的第一实施方式所涉及的半导体装置的结构的图，具体而言是表示具有鳍式FET的半导体装置的结构的图，图1(a)是俯视图，图1(b)是图1 (a)中A-A线的剖视图，图1 (c)是图1 (a)中B-B线的剖视图，图1 (d)是图1 (a)中C-C 线的剖视图，图1(e)是图1(a)中D-D线的剖视图。图2(a) 图2(d)是按工序顺序表示本发明的第一实施方式所涉及的半导体装置的制造方法的剖视图。图3(a) 图3(c)是表示在本发明的第一实施方式所涉及的半导体装置的制造方法中，延伸形成区域在延伸注入前、刚进行完延伸注入后、以及杂质活化热处理后(元件完成状态)的各时刻下的剖面结构的图。图4是表示将本发明的第一实施方式所涉及的半导体装置的鳍式半导体区域侧面沿着与鳍式半导体区域上表面相同的平面(假想平面)展开，当栅极导通时流过的电流的示意图。图5是在本发明的第一实施方式所涉及的半导体装置的制造方法中刚利用延伸注入向鳍式半导体区域注入杂质之后的透射电子显微镜(TEM)照片。图6(a)是刚对相当于鳍式半导体区域上部的平坦半导体衬底表面部进行完等离子体掺杂后的TEM照片，图6 (b)是进行了所述等离子体掺杂后在925°C下进行尖峰RTA热处理之后的TEM照片，图6 (c)是进行了所述等离子体掺杂后在1000 V下进行尖峰RTA热处理之后的TEM照片。图7是表示已进行了 60秒采用IH6和He的混合气体的等离子体掺杂时偏置电压与非晶区域厚度的关系的图。图8是表示尖峰RTA温度与非晶硅回复成结晶硅的厚度的关系的图。图9是示意性地表示使用本发明的第一实施方式所涉及的半导体装置的制造方法所得到的半导体元件的具体结构之一例的立体图。图10是示意性地表示使用本发明的第一实施方式所涉及的半导体装置的制造方法所得到的半导体元件的具体结构之另一例的立体图。图11 (a)和图11 (b)是按工序顺序表示本发明的第二实施方式所涉及的半导体装置的制造方法的剖视图。图12(a)和图12(b)是按工序顺序表示本发明的第三实施方式所涉及的半导体装置的制造方法的剖视图。图13(a) 图13(e)是表示现有的鳍式三栅极FET的结构的图，图13(a)是俯视图，图13(b)是图13(a)中A-A线的剖视图，图13(c)是图13(a)中B-B线的剖视图，图 13(d)是图13(a)中C-C线的剖视图，图13(e)是图13(a)中D-D线的剖视图。图14是现有的鳍式双栅极FET的剖视图。图15(a)是表示采用离子注入法进行延伸注入的情况的剖视图，图15(b)是表示采用等离子体掺杂法进行延伸注入的情况的剖视图。图16(a)和图16(b)是用于说明将等离子体掺杂法用于现有的鳍式双栅极FET的延伸注入时的问题的图。图17是表示在已产生了图16(b)所示的问题的鳍式半导体区域上隔着栅极绝缘膜形成栅电极的情况的立体图。-符号说明_
11支撑衬底
12绝缘层
13(13a --13d)鳍式半导体区域
14 (14a --14d)栅极绝缘膜
15栅电极
15A多晶硅膜
16绝缘性侧壁间隔膜
17延伸区域
18P型杂质区域
19锗离子
20P型杂质区域
21砷离子
27源极/漏极区域
27a杂质区域
27b杂质区域
37电阻区域
61鳍式半导体区域
62栅极绝缘膜
63栅电极
64电阻区域
64a非晶区域
64b杂质区域
65延伸区域
具体实施例方式(第一实施方式)以下，参照附图对本发明的第一实施方式所涉及的半导体装置及其制造方法进行说明。图1(a) 图1(e)是表示本实施方式所涉及的半导体装置的图，具体而言，是表示具有鳍式FET的半导体装置的结构的图，图1 (a)是俯视图，图1 (b)是图1 (a)中A-A线的剖视图，图1(c)是图1(a)中B-B线的剖视图，图1(d)是图1(a)中C-C线的剖视图，图1 (e) 是图1(a)中D-D线的剖视图。如图1(a) 图1(e)所示，本实施方式的鳍式FET包括由例如硅形成的支撑衬底11、在支撑衬底11上形成的由例如氧化硅形成的绝缘层12、在绝缘层12上形成的鳍式半导体区域13a 13d、在鳍式半导体区域13a 13d上隔着由例如氮氧化硅膜形成的栅极绝缘膜1 14d而形成的栅电极15、形成在栅电极15的侧面的绝缘性侧壁间隔膜16、延伸区域17以及源极/漏极区域27，该延伸区域17形成在鳍式半导体区域13a 13d的夹着栅电极15的两侧区域，该源极/漏极区域27形成在鳍式半导体区域13a 13d的夹着栅电极15和绝缘性侧壁间隔膜16的两侧区域。栅电极15形成为沿栅极宽度方向跨越鳍式半导体区域13a 13d。口袋区域的说明和图示省略。在本实施方式中，各鳍式半导体区域13a 13d在栅极宽度方向上的宽度a为例如22nm左右，在栅极长度方向上的宽度b为例如350nm左右，高度(厚度)c为例如65nm 左右，各鳍式半导体区域13a 13d配置成在绝缘层12上以间距d (例如44nm左右)沿栅极宽度方向排列。鳍式半导体区域13a 13d的上表面与侧面可以相互垂直，也可以不相
互垂直。本发明的特征如下延伸区域17仅形成在由绝缘性侧壁间隔膜16覆盖的区域 (即与栅电极15相邻的区域)的鳍式半导体区域13a 13d的侧部，而在由绝缘性侧壁间隔膜16覆盖的区域的鳍式半导体区域13a 13d的上部形成有具有比延伸区域17高的电阻率的电阻区域37。在本实施方式中，电阻区域37的至少一部分是已非晶化的杂质区域。 即，本实施方式的半导体装置是具备鳍式双栅极FET的半导体装置。应予说明，在本实施方式中，源极/漏极区域27由杂质区域27a和27b构成，杂质区域27a和27b分别形成在从栅电极15看过去绝缘性侧壁间隔膜16外侧的鳍式半导体区域13a 13d的上部和侧部。但是，与延伸区域17相同，也可以通过在鳍式半导体区域 13a 13d的上部设置电阻区域，从而仅在鳍式半导体区域13a 13d的侧部设置源极/漏极区域27。根据以上所说明的本实施方式，由于流经延伸区域17的电流只流过鳍式半导体区域13a 13d的两侧部，换言之，该电流不会流过鳍式半导体区域13a 13d的上部，所以即使在鳍式半导体区域13a 13d中的由栅电极15覆盖的沟道形成区域，也能够让电流均勻地流过该鳍式半导体区域13a 13d的侧部。即，由于导通时流过的电流会在成为沟道的鳍式半导体区域13a 13d的侧部均勻地流动，所以能够在鳍式双栅极FET中获得所需的晶体管特性。特别是，鳍式半导体区域13a 13d侧面的高度大于鳍式半导体区域 13a 13d上表面在栅极宽度方向上的宽度，因此与现有技术相比，能够显著发挥上述本实施方式的效果。上述本实施方式的效果无需采用像现有的鳍式双栅极FET那样在鳍式半导体区域的上表面与栅电极之间设置有硬掩膜的结构即可得到。因此，能够采用没有硬掩膜的结构，得到大幅提高细微化的显著效果，并且还可以得到能够简化工序并大幅提高生产量的显著效果。根据本发明，通过先在鳍式半导体区域13a 13d的上部形成电阻区域37，能够让鳍式半导体区域13a 13d上部角的电特性稳定。因此，即使鳍式半导体区域13a 13d上部角的剥落量增大也能防止晶体管特性恶化，换言之，即使在鞍马状栅极绝缘膜Ha 14d 的内壁角和栅极绝缘膜14a 14d外侧(即栅电极15的外侧)的鳍式半导体区域13a 13d的上部角之间产生了意料之外的缝隙，也能防止晶体管特性的恶化。
以下，参照附图对本发明的第一实施方式所涉及的半导体装置的制造方法进行说明。图2(a) 图2(d)是按工序顺序表示本实施方式所涉及的半导体装置的制造方法的剖视图。应予说明，图2(a) 图2(d)对应于图1(a)中D-D线的剖面结构。首先，如图2(a)所示，准备绝缘体上半导体Semiconductor on Insulator, SOI) 衬底，该SOI衬底在支撑衬底11上隔着绝缘层12设置有半导体层。该支撑衬底11由例如硅形成，厚度为775 μ m;该绝缘层12由例如氧化硅形成，厚度为150nm ；该半导体层由例如硅形成，厚度为65nm。然后，对该半导体层进行图案化，形成成为活性区域的η型鳍式半导体区域13b。此处，鳍式半导体区域1 在栅极宽度方向上的宽度a为例如22nm左右，在栅极长度方向上的宽度b为例如350nm左右，高度(厚度)c为例如65nm左右。该鳍式半导体区域1 配置成与相邻的其它鳍式半导体区域以间距d(例如44nm左右)排列。在本实施方式中，对鳍式半导体区域1 进行图案化，以使其侧面垂直于上表面。接着，如图2 (b)所示，形成由例如氧化铪形成的厚度2nm的栅极绝缘膜14，该栅极绝缘膜14覆盖鳍式半导体区域13b的上表面和侧面，然后在支撑衬底11的整个面上形成例如厚度20nm的多晶硅膜15A。然后，如图2 (c)所示，在多晶硅膜15A上形成利用例如双重图案化(doub 1 e patterning)技术覆盖栅电极形成区域的抗蚀图案(图示省略)，然后将该抗蚀图案作为掩膜，对多晶硅膜15A进行蚀刻，在鳍式半导体区域1 上形成栅电极15，之后将所述抗蚀图案除去。此时，也对栅极绝缘膜14进行蚀刻，在栅电极15的下侧残留栅极绝缘膜14b。应予说明，在鳍式半导体区域13b的上表面，栅电极15在栅极长度方向上的长度为例如38nm 左右。而且，栅电极15形成为沿栅极宽度方向跨越鳍式半导体区域13b (参照图1(b))。然后，将栅电极15作为掩膜，采用等离子体掺杂法向鳍式半导体区域13b的上部和侧部导入P型杂质(例如硼)。此时，对等离子体掺杂条件例如偏置电压进行设定，以使形成在鳍式半导体区域1 上部的非晶区域的厚度大于形成在鳍式半导体区域1 两侧部的非晶区域的厚度。这样一来，如图2(c)所示，在鳍式半导体区域13b的两侧部形成成为延伸区域17的ρ型杂质区域，并在鳍式半导体区域13b的上部形成有具有比延伸区域17 高的电阻率的电阻区域37。应予说明，在本实施方式中，通过将用于形成延伸区域17的等离子体掺杂时的压力设定在0. 6 以下，能够让鳍式半导体区域1 侧部的注入掺杂量在鳍式半导体区域1 上部的注入掺杂量的80%以上。具体的等离子体掺杂条件是例如，原料气体为用He(氦) 稀释的IH6( 二硼烷)、原料气体中的IH6浓度为0. 5质量％、原料气体的总流量为IOOcm3/ 分(标准状态)、反应室(chamber)内压力为0. 351 、源电力(source power)(用于生成等离子体的高频电力)为500W、偏置电压(Vpp)为430V、等离子体掺杂时间为60秒。接着，虽图示省略，将栅电极15作为掩膜，向鳍式半导体区域1 离子注入杂质， 形成η型口袋区域。然后，如图2(d)所示，在支撑衬底11的整个面上形成例如厚度25nm的绝缘膜，然后采用各向异性干蚀刻(anisotropic dry etching)对该绝缘膜进行回蚀(etch back)，从而在栅电极15的侧面上形成绝缘性侧壁间隔膜16。然后，将栅电极15和绝缘性侧壁间隔膜16作为掩膜，采用等离子体掺杂法向鳍式半导体区域13b的上部和侧部导入ρ型杂质(例如硼)。这样一来，如图2(d)所示，在绝缘性侧壁间隔膜16外侧的鳍式半导体区域1 上部形成成为源极/漏极区域27的一部分的 P型杂质区域27a，并且在绝缘性侧壁间隔膜16外侧的鳍式半导体区域1 侧部形成成为源极/漏极区域27的一部分的ρ型杂质区域27b。应予说明，在本实施方式中，通过将用于形成源极/漏极区域27的等离子体掺杂时的压力设定在0. 6Pa以下(掺杂时间为例如60秒)，能够让鳍式半导体区域1 侧部的注入掺杂量在鳍式半导体区域Hb上部的注入掺杂量的80%以上。接着，为了利用热处理对已导入延伸区域17和源极/漏极区域27的杂质进行电激活，在1000°c左右的温度下实施例如尖峰RTA法。此时，对热处理温度和热处理时间进行设定，以使鳍式半导体区域1 侧部(即延伸区域17)的非晶区域结晶回复并让鳍式半导体区域1 上部(即电阻区域37)的非晶区域的至少一部分维持非晶化状态。这样一来， 就能够在完成状态下的半导体装置中，使延伸区域17的电阻率小于电阻区域37的电阻率， 从而能够获得所需的晶体管特性。应予说明，作为具体的热处理方法，由于在采用尖峰RTA 或毫秒退火处理的情况下几乎没有调整热处理时间的余地，因此实质上由热处理温度的设定来决定热预算。S卩，本实施方式的制造方法的特征是(1)形成在鳍式半导体区域1 侧部的延伸区域17的注入掺杂量与形成在鳍式半导体区域1 上部的电阻区域37的注入掺杂量相比，延伸区域17的注入掺杂设定成在电阻区域37的注入掺杂量的80%以上；(2)在刚进行完延伸注入之后，形成在鳍式半导体区域1 上部的电阻区域37的非晶区域的厚度大于形成在鳍式半导体区域1 侧部的延伸区域17的非晶区域的厚度 (参照图3(b))；(3)在杂质活化热处理后，形成在鳍式半导体区域1 侧部的延伸区域17的非晶区域结晶回复，而形成在鳍式半导体区域1 上部的电阻区域37的非晶区域的一部分(表面部)保持非晶化状态(参照图3(c))。此处，图3(a) 图3(c)表示在延伸注入前、刚进行完延伸注入后、以及杂质活化热处理后(元件完成状态)的各时刻下的延伸形成区域的剖面结构。应予说明，在图 3(a) 图3(c)中，a-Si表示非晶区域，C-Si表示结晶区域。另外，在图3(a) 图3(c)中， 用同一符号来表示与图1(a) 图1(e)所示的半导体装置相同的构成要素。根据以上说明的本实施方式的特征，由于能够将鳍式半导体区域侧部的延伸区域的电阻率设定成小于鳍式半导体区域上部的电阻率，所以即使在只将鳍式半导体区域侧部作为沟道的鳍式双栅极FET中也能获得所需的晶体管特性。具体而言，在让具有如本实施方式所示的延伸结构的鳍式双栅极FET工作的情况下，栅极导通时流动的电流主要流过鳍式半导体区域13侧部的延伸区域17，而该延伸区域17的电阻率小于鳍式半导体区域13上部的电阻区域37。因此，流经鳍式半导体区域13侧部的延伸区域17的电流会流过形成在鳍式半导体区域13侧部的沟道，所以电流就能流畅地流动。结果，流过形成在鳍式半导体区域13侧部中比较靠上侧的部分的沟道的电流与流过形成在鳍式半导体区域13侧部中比较靠下侧的部分的沟道的电流大小大致相等。这样一来，就能够获得所需的晶体管特性。图4示意性地表示将本实施方式的半导体装置的鳍式半导体区域侧面沿着与鳍式半导体区域上表面相同的平面(假想平面)展开，当栅极导通时流动的电流(图中的箭头)。如图4所示，在本实施方式的半导体装置中，由于在鳍式半导体区域13上部存在电阻区域37，所以即使在栅极导通时鳍式半导体区域13上部也不会起到沟道的作用。应予说明，在图4中，用同一符号来表示与图1(a) 图1(e)所示的半导体装置相同的构成要素。另外，在本实施方式中，形成在鳍式半导体区域13侧部的延伸区域17的注入掺杂量如果在形成在鳍式半导体区域13上部的电阻区域37的注入掺杂量的80% (更优选 90%)左右以上，则与现有技术相比就能够显著改善晶体管特性。其理由如下。S卩，在本实施方式中，即使在杂质活化热处理后也让形成在鳍式半导体区域13上部的非晶区域的至少一部分保持着非晶化状态，由此使鳍式半导体区域13上部(即电阻区域37)的电阻率增大。此处，优选尽量让鳍式半导体区域13的上部和侧部的注入掺杂量本身相等，更优选鳍式半导体区域13侧部的注入掺杂量大于鳍式半导体区域13上部的注入掺杂量，这样便能够减小由于在热处理后残留非晶区域而必须增大的鳍式半导体区域13上部的电阻的比例。这样一来，与现有技术相比就能够显著且容易地改善晶体管特性。在本实施方式中，从栅电极15看过去在绝缘性侧壁间隔膜16外侧的鳍式半导体区域13的上部和侧部形成有源极/漏极区域27 (杂质区域27a和27b)。但是取而代之， 与延伸区域17相同，通过在鳍式半导体区域13上部设置电阻区域，可以只在鳍式半导体区域13的侧部设置源极/漏极区域27。在此情况下，如果作为源极/漏极区域27而形成在鳍式半导体区域13侧部的杂质区域的注入掺杂量在作为电阻区域而形成在鳍式半导体区域13上部的杂质区域的注入掺杂量的80% (更优选90%)左右以上，则如上所述与现有技术相比就能够显著且容易地改善晶体管特性。在本实施方式中，在形成延伸区域17和源极/漏极区域27时采用了等离子体掺杂法，但取而代之也可以采用离子注入法。在采用离子注入法的情况下，虽然很难让鳍式半导体区域侧部的注入掺杂量小于鳍式半导体区域上部的注入掺杂量，但通过调节离子注入条件，能够使形成在鳍式半导体区域上部的非晶区域的厚度大于形成在鳍式半导体区域侧部的非晶区域的厚度，从而得到与本实施方式同样的效果。在本实施方式中，为了在鳍式半导体区域13侧部形成延伸区域17，并在鳍式半导体区域13上部形成具有比延伸区域17高的电阻率的电阻区域37，对延伸注入条件和杂质活化热处理条件这两个条件都进行了调节，但取而代之，也可以只调节延伸注入条件和杂质活化热处理条件中的任一条件。在本实施方式中，虽未采用像现有的鳍式双栅极FET那样在鳍式半导体区域的上表面和栅电极之间设置有硬掩膜的结构，但取而代之，也可以在鳍式半导体区域13的上表面和栅电极15(准确而言为栅极绝缘膜14)之间设置硬掩膜。[鳍式半导体区域中的非晶区域的形成和结晶回复]以下，对通过本实施方式的延伸注入在鳍式半导体区域中形成非晶区域、以及之后通过热处理进行结晶回复的情况进行说明。图5是刚通过本实施方式的延伸注入(具体而言为等离子体掺杂)向鳍式半导体区域(图中鳍Si)注入杂质之后的TEM(透射电子显微镜)照片。如图5所示，鳍式半导体区域上部的非晶区域(图中a-Si)的厚度大于鳍式半导体区域侧部的非晶区域的厚度。此处，非晶区域的厚度由离子侵入半导体区域(硅区域)中的深度，即注入能量(就等离子体掺杂条件的参数而言为偏置电压)来决定。由于离子以近似垂直于衬底主表面的角度入射，因此在鳍式半导体区域上表面离子以大角度(基本为90度士 5度左右)入射，而在鳍式半导体区域侧面离子以极小的角度(5度左右以下)入射。由于在鳍式半导体区域上表面离子以大角度入射，因此如果让分别入射到鳍式半导体区域的上表面和侧面的离子的注入能量相同，则该入射离子侵入到鳍式半导体区域上部较深的位置并对硅结晶造损伤，结果会形成较厚的非晶区域。与之相对，由于在鳍式半导体区域侧面离子以极小的角度入射，所以该入射离子只能侵入到鳍式半导体区域侧部较浅的位置，从而只对该较浅位置的硅结晶造成损伤，因此只形成极薄的非晶区域。而且，鳍式半导体区域上部的非晶区域的厚度随着注入能量设定值的增大而增大，而鳍式半导体区域侧部的非晶区域的厚度即使在注入能量增大的情况下与鳍式半导体区域上部的非晶区域的厚度相比也只会略微增加。应予说明， 严格来说，虽然可以认为入射离子在鳍式半导体区域侧部的侵入距离伴随着注入能量的增大而增大，但由于上述极小的离子入射角度的影响，注入能量对鳍式半导体区域侧部的非晶区域厚度的影响实质上可以忽略不计。接着，对如上所述的结晶回复工序进行说明，该结晶回复工序利用等离子体掺杂对在鳍式半导体区域上部形成得较厚、在鳍式半导体区域侧部形成得较薄的非晶区域进行热处理，从而进行结晶回复。图6(a)是刚对相当于鳍式半导体区域上部的平坦半导体衬底表面部进行完等离子体掺杂后的TEM照片。图6(b)是进行了所述等离子体掺杂后在925°C下进行尖峰RTA热处理之后的TEM照片。图6(c)是进行了所述等离子体掺杂后在1000°C下进行尖峰RTA热处理之后的TEM照片。应予说明，在图6(a) 图6(c)中，a_Si表示非晶区域，c_Si表示结晶区域。如图6(a) 图6(c)所示，如果像本实施方式那样对利用等离子体掺杂形成的非晶区域进行热处理，则从衬底内部朝着表面发生结晶回复。由此可知，通过调整等离子体掺杂条件和退火条件，能够使半导体区域的较深部分的非晶区域结晶回复，并且保留半导体区域表面部的非晶区域。如以上说明所述，通过将分别表示在图5和图6(a) 图6(c)中的两个特征组合， 能够得到在热处理后鳍式半导体区域侧部的非晶区域已结晶回复且鳍式半导体区域上部的非晶区域的至少表面部维持非晶化状态的结构，这两个特征即(1)在刚利用等离子体掺杂进行完杂质注入后，能够在鳍式半导体区域上部形成较厚的非晶区域，并在鳍式半导体区域侧部形成较薄的非晶区域；以及(2)在杂质活化热处理中，能够从半导体区域内部朝着表面进行结晶回复。换言之，通过调整等离子体掺杂条件和退火条件，能够得到在热处理后鳍式半导体区域侧部的非晶区域已结晶回复且鳍式半导体区域上部的非晶区域的至少表面部维持非晶化状态的结构。这样一来，由于能够减小鳍式半导体区域侧部的电阻率并增大鳍式半导体区域上部的电阻率，因此能够实现鳍式半导体区域侧部的电阻率小于鳍式半导体区域上部的电阻率的本发明的鳍式双栅极FET。[用来获得本发明的效果的等离子体掺杂条件和退火条件]以下，在本实施方式中，对用于得到本发明的效果的具体的等离子体掺杂条件和退火条件进行说明。
图7表示在已进行了 60秒采用IH6和He的混合气体进行的等离子体掺杂时，偏置电压(Vpp)与非晶区域(a-Si)厚度的关系。如图7所示，当Vpp设定为50V时，从半导体区域(硅区域)的最表面到4nm左右深度的范围变成非晶硅。即，在鳍式半导体区域上部形成厚度4nm左右的非晶区域。当Vpp设定为175V时，在鳍式半导体区域上部形成厚度 9nm左右的非晶区域，当Vpp设定为250V时，在鳍式半导体区域上部形成厚度12nm左右的非晶区域。此时，虽未图示，鳍式半导体区域侧部只形成非常薄的非晶区域。具体而言，虽然利用等离子体掺杂条件能够稍微改变鳍式半导体区域侧部的非晶区域的厚度，但是只能形成厚度2. 5nm左右以下的非晶区域。这是因为等离子体中的离子入射到衬底主表面的入射角(相对于衬底主表面的法线方向的倾斜角)近似于零(不等于零且不足5°左右的极小的角度)。即，离子在鳍式半导体区域上表面的入射角极小(如上所述不足5°左右)，而由于鳍式半导体区域侧面相对于上表面旋转90°，因此离子在鳍式半导体区域侧面的入射角极大。结果，在鳍式半导体区域的上部离子注入到较深的位置，而在鳍式半导体区域的侧部离子倾斜入射，因此离子只能注入到较浅的位置。这样一来，在鳍式半导体区域的上部形成具有与Vpp的大小相对应的厚度的非晶区域，而在鳍式半导体区域的侧部只形成几乎不受Vpp大小影响的较薄的非晶区域。在本实施方式中，利用了这种现象。图8表示尖峰RTA温度与非晶硅回复成结晶硅的厚度(a-Si回复量)的关系。如图8所示，在900°C下进行尖峰RTA时，从结晶硅和非晶硅的界面到硅区域表面侧非晶硅只会回复成厚度2. 7nm左右的结晶硅。与此相对，在925°C下进行尖峰RTA时a_Si的回复量为8. 3nm左右，在975°C下进行尖峰RTA时a-Si的回复量为10. 8nm左右。根据图7和图8所示的特性，本发明人推导出了用来获得本发明的效果的与等离子体掺杂时的Vpp和尖峰RTA的温度有关的条件例，该条件例如下所示。-条件例1-在将Vpp设定在50V以上进行硼的等离子体掺杂、在900°C以下进行尖峰RTA热处理对硼进行电激活的情况下，在刚进行完等离子体掺杂后在鳍式半导体区域的上部形成厚度4nm左右以上的非晶区域，在鳍式半导体区域的侧部形成厚度2. 5nm左右以下的非晶区域。然后，利用热处理让厚度2. 7nm左右以下的非晶区域回复成结晶硅，因此鳍式半导体区域侧部的非晶区域几乎完全回复成结晶硅，而在鳍式半导体区域上部从最表面到1. 3nm左右以上的深度保留非晶区域。这就意味着鳍式半导体区域侧部的电阻较低，鳍式半导体区域上部的电阻较高。这样一来，通过将等离子体掺杂时的Vpp设定在50V以上，并在900°C 以下进行尖峰RTA热处理，能够实现适合于本发明的鳍式双栅极FET的电阻分布。-条件例2-在将Vpp设定在175V以上进行硼的等离子体掺杂、在925°C以下进行尖峰RTA热处理对硼进行电激活的情况下，在刚进行完等离子体掺杂后在鳍式半导体区域的上部形成厚度9nm左右以上的非晶区域，在鳍式半导体区域的侧部形成厚度2. 5nm左右以下的非晶区域。然后，利用热处理让厚度8. 3nm左右以下的非晶区域回复成结晶硅，因此鳍式半导体区域侧部的非晶区域几乎完全回复成结晶硅，而在鳍式半导体区域上部从最表面到0. 7nm 左右以上的深度保留非晶区域。这就意味着鳍式半导体区域侧部的电阻较低，鳍式半导体区域上部的电阻较高。这样一来，通过将等离子体掺杂时的Vpp设定在175V以上，并在 925°C以下进行尖峰RTA热处理，能够实现适合于本发明的鳍式双栅极FET的电阻分布。
-条件例3(更优选的条件例)-在将Vpp设定在250V以上进行硼的等离子体掺杂、在975°C以下进行尖峰RTA热处理对硼进行电激活的情况下，在刚进行完等离子体掺杂后在鳍式半导体区域的上部形成厚度12nm左右以上的非晶区域，在鳍式半导体区域的侧部形成厚度2. 5nm左右以下的非晶区域。然后，利用热处理让厚度10. Snm的非晶区域回复成结晶硅，因此鳍式半导体区域侧部的非晶区域几乎完全回复成结晶硅，而在鳍式半导体区域上部从最表面到1. 2nm左右以上的深度保留非晶区域。这就意味着鳍式半导体区域侧部的电阻较低，鳍式半导体区域上部的电阻较高。这样一来，通过将等离子体掺杂时的Vpp设定在250V以上，并在975°C以下进行尖峰RTA热处理，能够实现适合于本发明的鳍式双栅极FET的电阻分布。而且，为了将硼的电激活率提高至实用范围，如本条件例所述，优选尽量将尖峰RTA的温度设定得较高 (优选至少在950°C以上)设定。这样一来，不仅能够实现适合于本发明的鳍式双栅极FET 的电阻分布，还能够实现具有实用水平的较低的表面电阻的延伸区域。[在第一实施方式中所得的半导体元件的具体结构]以下，对采用本实施方式的制造方法所得的半导体元件的具体结构之一例进行说明。-结构例1-图9是示意性地表示利用本实施方式的制造方法所得到的半导体元件的具体结构之一例的立体图。详细而言，图9所示的半导体元件表示跨越鳍式半导体区域隔着栅极绝缘膜形成有栅电极的元件的结构，该鳍式半导体区域在等离子体掺杂前具有大致呈直角的上部角。即，如图9所示，跨越鳍式半导体区域61隔着栅极绝缘膜62形成有栅电极63， 该鳍式半导体区域61在上部具有电阻区域64并在侧部具有延伸区域65。此处，电阻区域 64由上部的非晶区域6 和下部的杂质区域64b构成。图中的a、b、c、d表示形成鞍马状的栅极绝缘膜62的内壁中源极侧的角，a"、b"、c"、d"表示将角a、b、c、d平行移动到鳍式半导体区域61的源极侧端面所得的角。应予说明，通常通过在延伸区域上形成侧壁间隔膜来保护延伸注入后的延伸区域，因此“源极侧端面”换言之即为由侧壁间隔膜覆盖的区域中离沟道最远之处(在图9中省略了侧壁间隔膜的图示)。另一方面，有时鳍式半导体区域61中未残留侧壁间隔膜材料的部分(即最终未形成有侧壁间隔膜的部分)会受到为了在延伸注入后形成侧壁间隔膜而进行的干式蚀刻的影响等，换言之，由于等离子体掺杂以外的主要因素使上部角剥落，因此不用作“源极侧端面”。在图9所示的半导体元件中，鳍式半导体区域61的高度为例如10 500nm，鳍式半导体区域61的宽度为例如10 500nm，鳍式半导体区域61彼此间的距离为20 500nm。 在将具有这种细微的鳍式半导体区域61的半导体元件适用于本发明的情况下所实现的半导体元件可具有以下特征角b"和电阻区域64(鳍上部)的距离G，即角c"与电阻区域 64(鳍上部)的距离G大于零且在IOnm以下的特征；以及延伸区域65 (鳍侧部)的电阻率小于电阻区域64(鳍上部)的电阻率的特征。因此能够得到本发明的效果。应予说明，如果用a、b、c、d表示鞍马状的栅极绝缘膜62的内壁中源极侧的角，用 a’、b’、c’、d’表示与之对应的漏极侧的角，则角b〃与电阻区域64(鳍上部)的距离G、或角c"与电阻区域64(鳍上部)的距离G表示含有四边形a-a’-b’-b的平面、含有四边形b-b’ -c’ -C的平面或含有四边形c-c’ -d’ -d的平面与电阻区域64之间的距离的最大值， 该值反映出因等离子体掺杂而剥落的鳍式半导体区域61上部角的量。而且，角b"与电阻区域64(鳍上部)的距离即角c"与电阻区域64(鳍上部)的距离G大于零且在IOnm以下这一特征，通常等价于位于栅极绝缘膜62外侧区域的鳍式半导体区域61上部角的曲率半径(即等离子体掺杂后的曲率半径)r’大于位于栅极绝缘膜62下侧区域的鳍式半导体区域61上部角的曲率半径(即等离子体掺杂前的曲率半径)r且在2r以下的特征。-结构例2-图10是示意性地表示利用本实施方式的制造方法所得到的半导体元件的具体结构之另一例的立体图。详细而言，图10所示的半导体元件表示在形成栅极绝缘膜之前先形成鳍式半导体区域，以使上部角具有一定程度的曲率半径，再跨越该鳍式半导体区域隔着栅极绝缘膜形成栅电极的元件的结构。应予说明，在图10中，用同一符号来表示与图9所示的结构相同的构成要素，省略了重复说明。即使在将本发明用于具有图10所示的鳍式半导体区域61的半导体元件的情况下，所实现的半导体元件也可具有以下特征角b"与电阻区域64(鳍上部)的距离G，即角 c"与电阻区域64(鳍上部)的距离G大于零且在IOnm以下的特征；以及延伸区域65 (鳍侧部)的电阻率小于电阻区域64(鳍上部)的电阻率的特征的半导体元件。因此能够得到本发明的效果。(第二实施方式)以下，参照附图对本发明的第二实施方式所涉及的半导体装置及其制造方法进行说明。本实施方式与第一实施方式不同之处在于，设置在鳍式半导体区域13上部的电阻区域37 (准确而言是非晶区域)含有结晶抑制元素，例如锗。即，在本实施方式中，与第一实施方式相同，例如将等离子体掺杂时的压力设定在 0. 6Pa以下，向鳍式半导体区域13的上部和侧部导入ρ型杂质(例如硼)，除此之外，作为本实施方式的特征，采用离子注入法从垂直于衬底主表面的方向，向鳍式半导体区域13的上部注入锗离子。这样一来，就能够一边抑制鳍式半导体区域13上部角(鳍角部)的剥落量，一边使鳍式半导体区域13侧部(延伸区域17)的电阻率小于鳍式半导体区域13上部 (电阻区域37)的电阻率。图11 (a)和图11 (b)是按工序顺序表示本实施方式所涉及的半导体装置的制造方法的剖视图。应予说明，图11(a)和图11(b)对应于图1(a)中D-D线的剖面结构。在本实施方式中，首先进行与第一实施方式的图2(a)所示的工序相同的工序。具体而言，准备SOI衬底，该SOI衬底在由例如硅形成的厚度775 μ m的支撑衬底11上隔着由例如氧化硅形成的厚度150nm的绝缘层12设置由例如由硅形成的厚度65nm的半导体层。 然后，对该半导体层进行图案化，形成成为活性区域的η型鳍式半导体区域13b。然后，进行与第一实施方式的图2(b)所示的工序相同的工序。具体而言，形成由例如氧化铪形成的厚度2nm的栅极绝缘膜14，该栅极绝缘膜14覆盖鳍式半导体区域1 的上表面和侧面，然后在支撑衬底11的整个面上形成例如厚度20nm的多晶硅膜15A。接着，如图11(a)所示，在多晶硅膜15A上形成利用例如双重图案化技术覆盖栅电极形成区域的抗蚀图案(图示省略)，然后将该抗蚀图案作为掩膜，对多晶硅膜15A进行蚀刻，在鳍式半导体区域1 上形成栅电极15，之后将所述抗蚀图案除去。此时，也对栅极绝缘膜14进行蚀刻，在栅电极15的下侧残留栅极绝缘膜14b。然后，将栅电极15作为掩膜，采用等离子体掺杂法向鳍式半导体区域13b的上部和侧部导入P型杂质(例如硼)。这样一来，如图11(a)所示，在鳍式半导体区域13b的两侧部形成成为延伸区域17的ρ型杂质区域，并在鳍式半导体区域13b的上部形成ρ型杂质区域18。在本实施方式中，如上所述，通过采用将等离子体掺杂时的压力设定在0.6Pa以下的等离子体掺杂条件，能够让鳍式半导体区域1 侧部的注入掺杂量在鳍式半导体区域1 上部的注入掺杂量的80%以上。具体的等离子体掺杂条件是例如，原料气体为用 He (氦)稀释的B2H6( 二硼烷)、原料气体中的IH6浓度为0. 5质量％、原料气体的总流量为IOOcm3/分(标准状态)、反应室内压力为0.35Pa、源电力(用于生成等离子体的高频电力)为500W、偏置电压(Vpp)为250V、等离子体掺杂时间为60秒。然后，如图11(b)所示，将栅电极15作为掩膜，采用离子注入法从垂直于衬底主表面的方向，向鳍式半导体区域13b。此时，由于锗离子19具有直线前进性，因此如果让锗离子19垂直于衬底主表面入射，则锗离子19只会照射到鳍式半导体区域1 的上表面，结果只有鳍式半导体区域13b的上部(即ρ型杂质区域18)被非晶化形成电阻区域37。具体的离子注入条件如下例如，离子物种为锗、离子的入射角度为垂直于衬底主表面的角度、掺杂量为2X 14cm 2左右、注入深度大于上述延伸注入中注入鳍式半导体区域 13b上部的硼的注入深度。这样一来，能够在鳍式半导体区域1 的上部形成较厚的非晶区域，并且在之后的杂质活化热处理中难以在该非晶区域发生结晶回复。结果，由于能够使鳍式半导体区域1 侧部(延伸区域17)的电阻率小于鳍式半导体区域1 上部(电阻区域 37)的电阻率，因此与现有技术相比能够显著改善晶体管特性。接着，虽图示省略，将栅电极15作为掩膜，向鳍式半导体区域1 离子注入杂质， 形成η型口袋区域。然后，进行与第一实施方式的图2(d)所示的工序相同的工序。具体而言，在栅电极15的侧面上形成绝缘性侧壁间隔膜16，然后在绝缘性侧壁间隔膜16外侧的鳍式半导体区域13b的上部和侧部分别形成构成源极/漏极区域27的ρ型杂质区域27a和27b。接着，为了利用热处理对已导入延伸区域17和源极/漏极区域27的杂质进行电激活，在1000°c左右的温度下实施例如尖峰RTA法。此时，对热处理温度和热处理时间进行设定，以使鳍式半导体区域1 侧部(即延伸区域17)的非晶区域结晶回复并让鳍式半导体区域1 上部(即电阻区域37)的非晶区域的至少一部分维持非晶化状态。这样一来， 就能够在完成状态的半导体装置中，使延伸区域17的电阻率小于电阻区域37的电阻率，从而能够获得所需的晶体管特性。应予说明，作为具体的热处理方法，由于在采用尖峰RTA或毫秒退火处理的情况下几乎没有调整热处理时间的余地，因此实质上由热处理温度的设定来决定热预算。根据以上所说明的本实施方式，除了与第一实施方式同样的效果之外还能得到以下效果。即，由于向设置在鳍式半导体区域13上部的电阻区域37中导入结晶抑制元素(例如锗)，所以用于使电阻区域37的电阻率大于延伸区域17的电阻率的工艺窗口(process window)(等离子体掺杂条件或杂质活化热处理条件等中的余量(margin))增大，换言之，用于让比电阻区域37中更厚的非晶区域残留的工艺窗口增大。因此，能够更可靠且容易地形成所需的电阻区域37。应予说明，在本实施方式中，在栅电极15的形成工序与绝缘性侧壁间隔膜16的形成工序之间，先进行延伸注入再进行结晶抑制元素注入，取而代之也可以先进行结晶抑制元素注入再进行延伸注入。在本实施方式中，导入了锗作为结晶抑制元素，取而代之也可以导入氩、氟或氮等，或者还可以导入导电型与延伸区域17相反的杂质，例如砷等。(第三实施方式)以下，参照附图对本发明的第三实施方式所涉及的半导体装置及其制造方法进行说明。本实施方式与第一实施方式不同之处在于，设置在鳍式半导体区域13上部的电阻区域37 (准确而言是非晶区域)含有导电型与ρ型延伸区域17相反(即η型)的杂质， 例如含有砷。S卩，在本实施方式中，与第一实施方式相同，例如将等离子体掺杂时的压力设定在 0. 6Pa以下，向鳍式半导体区域13的上部和侧部导入ρ型杂质(例如硼)，除此之外，作为本实施方式的特征，采用离子注入法从垂直于衬底主表面的方向，向鳍式半导体区域13的上部。这样一来，就能够一边抑制鳍式半导体区域13上部角(鳍角部)的剥落量，一边使鳍式半导体区域13侧部(延伸区域17)的电阻率小于鳍式半导体区域13上部(电阻区域 37)的电阻率。图12(a)和图12(b)是按工序顺序表示本实施方式所涉及的半导体装置的制造方法的剖视图。应予说明，图12(a)和图12(b)对应于图1(a)中D-D线的剖面结构。在本实施方式中，首先进行与第一实施方式的图2(a)所示的工序相同的工序。具体而言，准备SOI衬底，该SOI衬底在由例如硅形成的厚度775 μ m的支撑衬底11上隔着由例如氧化硅形成的厚度150nm的绝缘层12设置由例如由硅形成的厚度65nm的半导体层。 然后，对该半导体层进行图案化，形成成为活性区域的η型鳍式半导体区域13b。然后，进行与第一实施方式的图2(b)所示的工序相同的工序。具体而言，形成由例如氧化铪形成的厚度2nm的栅极绝缘膜14，该栅极绝缘膜14覆盖鳍式半导体区域1 的上表面和侧面，然后在支撑衬底11的整个面上形成例如厚度20nm的多晶硅膜15A。接着，如图12(a)所示，在多晶硅膜15A上形成利用例如双重图案化技术覆盖栅电极形成区域的抗蚀图案(图示省略)，然后将该抗蚀图案作为掩膜，对多晶硅膜15A进行蚀刻，在鳍式半导体区域1 上形成栅电极15，之后将所述抗蚀图案除去。此时，也对栅极绝缘膜14进行蚀刻，在栅电极15的下侧残留栅极绝缘膜14b。然后，将栅电极15作为掩膜，采用等离子体掺杂法向鳍式半导体区域13b的上部和侧部导入P型杂质(例如硼)。这样一来，如图12(a)所示，在鳍式半导体区域13b的两侧部形成成为延伸区域17的ρ型杂质区域，并在鳍式半导体区域1 的上部形成ρ型杂质区域20。在本实施方式中，如上所述，通过采用将等离子体掺杂时的压力设定在0.6Pa以下的等离子体掺杂条件，能够让鳍式半导体区域1 侧部的注入掺杂量在鳍式半导体区域 13b上部的注入掺杂量的80%以上。
在本实施方式中，通过使等离子体掺杂时的偏置电压(Vpp)比第一实施方式的偏置电压低(例如250V)，与第一实施方式相比，减小了形成在鳍式半导体区域1 上部(即 P型杂质区域20)的非晶区域的厚度。这样一来，在本实施方式中，在之后的杂质活化热处理后，不仅鳍式半导体区域1 侧部(延伸区域17)的非晶区域，连鳍式半导体区域1 上部(即P型杂质区域20)的非晶区域也会发生结晶回复。具体的等离子体掺杂条件是例如，原料气体为用He (氦)稀释的IH6 ( 二硼烷)、 原料气体中的IH6浓度为0. 5质量％、原料气体的总流量为IOOcm3/分(标准状态)、反应室内压力为0.35Pa、源电力(用于生成等离子体的高频电力)为500W、偏置电压(Vpp)为 250V、等离子体掺杂时间为60秒。然后，如图12(b)所示，将栅电极15作为掩膜，采用离子注入法从垂直于衬底主表面的方向，向鳍式半导体区域1 注入砷离子21，作为导电型与上述延伸注入的杂质(ρ型杂质)不同的杂质(η型杂质)。此时，由于砷离子21具有直线前进性，所以如果让砷离子 21垂直于衬底主表面入射，则砷离子21只会照射到鳍式半导体区域13b的上表面，结果只有鳍式半导体区域1 上部(即ρ型杂质区域20)的电特性的极性被中和而形成电阻区域 37。具体的离子注入条件如下例如，离子物种为砷(As)、离子的入射角度为垂直于衬底主表面的角度、掺杂量与在上述延伸注入中已注入鳍式半导体区域1 上部的硼的掺杂量相等、注入深度与在上述延伸注入中已注入鳍式半导体区域Hb上部的硼的注入深度相等、注入能量为OJkeV。这样一来，如果采用离子注入向鳍式半导体区域1 上部(ρ型杂质区域20)注入导电型与延伸注入的杂质(P型杂质)不同的杂质(η型杂质)，则能够将鳍式半导体区域1 上部的电特性的极性中和从而形成电阻区域37。因此，在之后的杂质活化热处理后，能够使鳍式半导体区域1 侧部(延伸区域17)的电阻率小于鳍式半导体区域1 上部(电阻区域37)的电阻率，因此与现有技术相比能够显著改善晶体管特性。接着，虽图示省略，将栅电极15作为掩膜，向鳍式半导体区域1 离子注入杂质， 形成η型口袋区域。然后，进行与第一实施方式的图2(d)所示的工序相同的工序。具体而言，在栅电极15的侧面上形成绝缘性侧壁间隔膜16，然后在绝缘性侧壁间隔膜16外侧的鳍式半导体区域13b的上部和侧部分别形成构成源极/漏极区域27的ρ型杂质区域27a和27b。接着，为了利用热处理对已导入延伸区域17和源极/漏极区域27的杂质进行电激活，在1000°c左右的温度下实施例如尖峰RTA法。根据以上所说明的本实施方式，除了与第一实施方式同样的效果之外还能得到以下效果。即，由于向设置在鳍式半导体区域13上部的电阻区域37导入导电型与延伸区域 17相反的杂质(例如砷)，所以用于使电阻区域37的电阻率大于延伸区域17的电阻率的工艺窗口(等离子体掺杂条件或杂质活化热处理条件等中的余量)增大。因此，能够更可靠且容易地形成所需的电阻区域37。应予说明，在本实施方式中，在栅电极15的形成工序与绝缘性侧壁间隔膜16的形成工序之间，先进行延伸注入再进行导电型相反的杂质注入，取而代之也可以先进行导电型相反的杂质注入再进行延伸注入。或者，还可以先对已导入延伸区域17的杂质进行活化热处理，然后再进行导电型相反的杂质注入。此时，优选在注入导电型相反的杂质之后，再进行使该导电型相反的杂质活化的热处理。在本实施方式中，导入了砷作为导电型与延伸区域17相反的杂质，当然导电型相反杂质并不限于砷。在本实施方式中，为了使电阻区域37的电阻率大于延伸区域17的电阻率，向电阻区域37中导入了导电型与延伸区域17相反的杂质。取而代之也可以通过至少利用蚀刻将成为电阻区域37的ρ型杂质区域20 (鳍式半导体区域1 上部)中ρ型杂质浓度较高的表面部除去，以形成所需的电阻区域37。-产业实用性-本发明涉及一种半导体装置及其制造方法，对于在衬底上具有鳍式半导体区域的三维结构的双栅极型半导体装置中获得所需特性方面特别有用。
权利要求
1.一种半导体装置，其特征在于 该半导体装置包括鳍式半导体区域，该鳍式半导体区域形成在衬底上且该鳍式半导体区域的两侧部具有延伸区域，栅电极，该栅电极形成为跨越所述鳍式半导体区域并与所述延伸区域相邻，以及电阻区域，该电阻区域形成在与所述栅电极相邻的区域的所述鳍式半导体区域的上部；所述电阻区域具有比所述延伸区域高的电阻率。
2.根据权利要求1所述的半导体装置，其特征在于所述半导体装置还包括栅极绝缘膜，该栅极绝缘膜形成在所述鳍式半导体区域上，位于所述栅电极和所述鳍式半导体区域之间。
3.根据权利要求1所述的半导体装置，其特征在于所述半导体装置还包括绝缘性侧壁间隔膜，该绝缘性侧壁间隔膜形成为覆盖所述栅电极的侧面；所述电阻区域位于所述绝缘性侧壁间隔膜的下表面。
4.根据权利要求1所述的半导体装置，其特征在于所述电阻区域实质上形成在除位于所述栅电极下方的部分以外的所述鳍式半导体区域的所述上部。
5.根据权利要求1所述的半导体装置，其特征在于所述电阻区域形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。
6.根据权利要求1所述的半导体装置，其特征在于所述电阻区域实质上形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。
7.根据权利要求1所述的半导体装置，其特征在于在接通状态下电流所流过的沟道形成在由所述栅电极覆盖的所述鳍式半导体区域的所述两侧部。
8.根据权利要求7所述的半导体装置，其特征在于所述电阻区域设置成对在所述接通状态下流过所述鳍式半导体区域的所述上部的电流进行限制。
9.根据权利要求7所述的半导体装置，其特征在于在所述接通状态下流过所述沟道的电流大于流过所述电阻区域的电流。
10.根据权利要求1所述的半导体装置，其特征在于 在工作时所述鳍式半导体区域的所述上部不作为沟道起作用。
11.根据权利要求1所述的半导体装置，其特征在于在接通状态下流动的电流实质上均勻地流过由所述栅电极覆盖的所述鳍式半导体区域的所述两侧部。
12.根据权利要求1所述的半导体装置，其特征在于 所述电阻区域具有非晶区域。
13.根据权利要求12所述的半导体装置，其特征在于所述非晶区域含有结晶抑制元素。
14.根据权利要求13所述的半导体装置，其特征在于 所述结晶抑制元素为锗、氩、氟或氮。
15.根据权利要求1所述的半导体装置，其特征在于向所述电阻区域导入导电型与所述延伸区域相反的杂质。
16.根据权利要求1所述的半导体装置，其特征在于所述鳍式半导体区域形成在绝缘层上，所述绝缘层形成在所述衬底上。
17.根据权利要求1所述的半导体装置，其特征在于半导体装置形成有覆盖所述栅电极的两侧面、所述延伸区域和所述电阻区域的绝缘性侧壁间隔膜；在从所述栅电极看过去所述绝缘性侧壁间隔膜外侧区域的所述鳍式半导体区域中的至少两侧部形成有源极/漏极区域。
18.根据权利要求1所述的半导体装置，其特征在于所述鳍式半导体区域侧面的高度大于所述鳍式半导体区域上表面在栅极宽度方向上的宽度。
19.一种半导体装置的制造方法，其特征在于 该半导体装置的制造方法包括在衬底上形成鳍式半导体区域的工序a， 跨越所述鳍式半导体区域形成栅电极的工序b，向所述鳍式半导体区域的上部和两侧部导入杂质，由此在所述鳍式半导体区域的上部形成第一杂质区域并在所述鳍式半导体区域的两侧部形成第二杂质区域的工序c，以及对已导入所述第一杂质区域和所述第二杂质区域的所述杂质进行电激活的工序d ； 选择所述工序c和所述工序d中的至少一个工序的工序条件，以让所述第一杂质区域的至少一部分成为非晶状态。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于 在导入所述杂质时利用所述栅电极作为掩膜。
21.根据权利要求19所述的半导体装置的制造方法，其特征在于 利用热处理对所述杂质进行电激活。
22.根据权利要求19所述的半导体装置的制造方法，其特征在于一部分处于非晶状态的所述第一杂质区域的电阻率大于所述第二杂质区域的电阻率。
23.根据权利要求19所述的半导体装置的制造方法，其特征在于所述工序c采用等离子体掺杂，并对等离子体掺杂时的偏置电压进行设定，以使形成在所述鳍式半导体区域上部的第一非晶区域的厚度大于形成在所述鳍式半导体区域两侧部的第二非晶区域的厚度。
24.根据权利要求23所述的半导体装置的制造方法，其特征在于在所述工序d中，对热处理温度进行选择，以使所述第二非晶区域结晶回复并使所述第一非晶区域的至少一部分维持非晶状态。
25.根据权利要求19所述的半导体装置的制造方法，其特征在于在所述工序b与所述工序c之间、或者在所述工序c与所述工序d之间，还包括向所述鳍式半导体区域的上部导入结晶抑制元素的工序。
26.根据权利要求25所述的半导体装置的制造方法，其特征在于 所述结晶抑制元素为锗、氩、氟或氮。
27.根据权利要求19所述的半导体装置的制造方法，其特征在于 该半导体装置的制造方法还包括在所述衬底上形成绝缘层的工序； 在所述绝缘层上形成所述鳍式半导体区域。
28.根据权利要求19所述的半导体装置的制造方法，其特征在于 所述鳍式半导体区域的侧面垂直于所述鳍式半导体区域的上表面。
29.一种半导体装置的制造方法，其特征在于 该半导体装置的制造方法包括在衬底上形成鳍式半导体区域的工序a， 跨越所述鳍式半导体区域形成栅电极的工序b，向所述鳍式半导体区域的上部和两侧部导入第一导电型杂质，由此在所述鳍式半导体区域的上部形成第一杂质区域并在所述鳍式半导体区域的两侧部形成第二杂质区域的工序c，以及对已导入所述第一杂质区域和所述第二杂质区域的所述第一导电型杂质进行电激活的工序d ；在所述工序b之后，还包括向所述鳍式半导体区域的上部导入导电型与所述第一导电型杂质相反的第二导电型杂质的工序。
30.根据权利要求四所述的半导体装置的制造方法，其特征在于在导入所述第一导电型杂质时以及导入所述第二导电型杂质时，利用所述栅电极作为掩膜。
31.根据权利要求四所述的半导体装置的制造方法，其特征在于 利用热处理对所述第一导电型杂质进行电激活。
32.根据权利要求四所述的半导体装置的制造方法，其特征在于 该半导体装置的制造方法还包括在所述衬底上形成绝缘层的工序， 在所述绝缘层上形成所述鳍式半导体区域。
33.根据权利要求四所述的半导体装置的制造方法，其特征在于 所述鳍式半导体区域的侧面垂直于所述鳍式半导体区域的上表面。
34.一种半导体装置的制造方法，其特征在于 该半导体装置的制造方法包括在衬底上形成鳍式半导体区域的工序、 跨越所述鳍式半导体区域形成栅电极的工序、在与所述栅电极相邻的区域的所述鳍式半导体区域的两侧部形成延伸区域的工序、以及在与所述栅电极相邻的区域的所述鳍式半导体区域的上部形成具有比所述延伸区域高的电阻率的电阻区域的工序。
35.根据权利要求34所述的半导体装置的制造方法，其特征在于该半导体装置的制造方法还包括在所述鳍式半导体区域上形成栅极绝缘膜，使所述栅极绝缘膜位于所述栅电极和所述鳍式半导体区域之间的工序。
36.根据权利要求34所述的半导体装置的制造方法，其特征在于该半导体装置的制造方法还包括形成覆盖所述栅电极侧面的绝缘性侧壁间隔膜的工序，所述电阻区域位于所述绝缘性侧壁间隔膜的下表面。
37.根据权利要求34所述的半导体装置的制造方法，其特征在于所述电阻区域实质上形成在除位于所述栅电极下方的部分以外的所述鳍式半导体区域的所述上部。
38.根据权利要求34所述的半导体装置的制造方法，其特征在于所述电阻区域形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。
39.根据权利要求34所述的半导体装置的制造方法，其特征在于所述电阻区域实质上形成在从所述栅电极沿侧向延伸的所述鳍式半导体区域的所述上部。
40.根据权利要求34所述的半导体装置的制造方法，其特征在于 所述电阻区域具有非晶区域。
41.根据权利要求40所述的半导体装置的制造方法，其特征在于 所述非晶区域含有结晶抑制元素。
42.根据权利要求41所述的半导体装置的制造方法，其特征在于 所述结晶抑制元素为锗、氩、氟或氮。
全文摘要
本发明提供一种半导体装置及其制造方法，该半导体装置在形成在衬底(11)上的鳍式半导体区域(13)的两侧部设置有延伸区域(17)。该半导体装置形成有跨越鳍式半导体区域(13)并与延伸区域(17)相邻的栅电极(15)。在与栅电极(15)相邻的区域的鳍式半导体区域(13)的上部形成有具有比延伸区域(17)高的电阻率的电阻区域(37)。
文档编号H01L21/336GK102272905SQ20098015363
公开日2011年12月7日 申请日期2009年12月17日 优先权日2009年2月12日
发明者佐佐木雄一朗, 冈下胜己, 水野文二 申请人:松下电器产业株式会社