专利名称：对切割的集成电路中的破裂的抑制的制作方法
技术领域：
本发明总体上涉及集成电路(IC)，并且更具体地说，涉及拆分(SingUlating)IC 管芯(die)。
背景技术：
低k和超低k电介质以及铜金属化被用于改进前沿硅技术中的性能。尽管它们分 别提供了较低的介电常数和电阻率，但铜互连部和这些电介质的堆叠可能在机械特性方面 脆弱。这种脆弱性起因于相对于二氧化硅和掺氟二氧化硅的低k和超低k电介质的较低的 破裂韧度，以及电介质的不同层之间以及电介质与铜之间的粘着强度的降低。这些特性可 能导致利用低k电介质的IC的显著产量损失和早期故障。为了改善这些问题，通常的实践是绕IC管芯的边缘添加称为密封环的加固结构。 该密封环用于重新分布由装配和热机械应力引起的负荷，并且减轻边缘缺陷的渗透蔓延到 IC的有效区域中。
发明内容
一方面提供了一种半导体器件，该半导体器件包括具有基板和管芯边缘的拆分的 管芯。互连电介质层定位在该基板上。集成电路具有定位在该互连电介质层内的互连部。 沟槽(trench)和密封环定位在该互连电介质层内，并且该密封环定位在该沟槽与集成电 路之间。该互连电介质层的残余部分定位在该沟槽与管芯边缘之间。另一方面是一种具有形成在其上的多个集成电路的半导体晶片。互连电介质层定 位在该晶片上。集成电路在该互连电介质层内具有相应的互连部。密封环定位在该电介质 层内并且定位在所述集成电路之间。定位在该互连电介质层内的沟槽定位在所述密封环之 间。另一方面是一种形成集成电路管芯的方法。该方法包括提供具有定位在基板上 的第一集成电路和定位在该基板上的第二集成电路的晶片。划线道(scribe street)定位 在第一和第二集成电路之间。该第一和第二集成电路包括互连电介质层。将第一密封环定 位在所述互连电介质层内并且定位在所述第一集成电路与所述划线道之间。将第二密封环 定位在所述互连电介质层内并且定位在所述第二集成电路与所述划线道之间。将第一和第 二沟槽形成在互连电介质层中，使得第一密封环定位在第一沟槽与第一集成电路之间，第 二密封环定位在第二沟槽与第二集成电路之间，并且电介质条定位在第一沟槽与第二沟槽 之间。
根据半导体工业中的常规做法，附图的各种特征可以不按比例绘制。事实上，为了 清楚讨论起见，各种特征的尺寸可以任意增加或减少。现在，参照结合附图进行的以下描 述，在附图中
图1例示了其上形成有本公开的未拆分集成电路管芯的半导体晶片；图2A和2B分别例示了图1的单个集成电路管芯的平面图和截面图；图3是本公开的用于形成集成电路的方法；图4例示了形成在基板上的集成电路；图5例示了沟槽的构图和蚀刻；图6例示了形成在互连电介质层中的沟槽；图7例示了器件拆分之后的两个管芯；以及图8例示了封装的管芯。
具体实施例方式在某些情况下，密封环结构无法防止边缘缺陷的蔓延。例如，典型地，在称为拆分 的处理中将IC分隔开。一种拆分方法使用晶片锯切处理(例如，旋转砂轮)，以去除被分 隔的集成电路管芯之间的切割道(dicing street)中的一部分基板(例如，晶片)和覆盖 (overlying)层。锯片在基板以及形成在该基板上的电介质层与金属层上产生的应力有时 导致蔓延通过密封环的缺陷。该缺陷可能导致直接产量损失，或者可能导致电子器件的过 早故障。此处的实施例反映了以下认识，即可以通过在切割道与密封环之间形成无电介质 区而阻止在拆分期间开始的缺陷的蔓延。当缺陷形成时，其可以蔓延至该无电介质区。然 而，缺陷的蔓延因其中不存在电介质而被抑制。首先转向图1，其例示了具有形成在其上的多个未拆分管芯110的晶片100。指出 了两个管芯110a、110b，以供在下面的讨论中引用。如下进一步所述，每一个管芯110都典 型为标称相同的电子器件的实例。在每一个管芯110之间的是切割道120。突出垂直与水 平切割道120以供引用。其中，切割道120提供了在管芯110之间用以在拆分处理中去除 晶片100的一部分的空间。为了易于拆分而典型地将管芯110沿直线阵列排列，但此处的 实施例并不限制于此。通常来说，管芯110通过常规晶片锯切操作来拆分。在这种处理中， 晶片锯片沿切割道120内的路径切断晶片100，包括定位在晶片上的任何电介质层或金属 层。另选的是，可以使用激光拆分处理。本公开的实施例不限于任何特定的拆分方式。晶片100可以是适于支持加工管芯110的任何刚性基板。例如，晶片100可以是 或者包括任何元素或化合物半导体材料，如Si、Ge、InP, GaAs或CdTe。晶片100还可以是 或者包括非半导体材料，如晶态蓝宝石、氧化铝、氧化硅或氮化铝。在某些情况下，晶片100 可以是或者包括玻璃，如半导体玻璃合成物。在某些情况下，晶片100可以包括形成在“柄 状(handle)，，晶片上的外延层，其中，晶体管形成在该外延层中。图2A例示了本公开的单个管芯110的平面图。图2B例示了如图2A中所示的管 芯110的截面。这些图在下面的描述中被同时引用。管芯110包括基板210和形成在该基 板上的互连电介质堆叠220。虽然未示出，但应当理解，该基板可以包括半导体材料(如上 面提到的与晶片100有关的那些半导体材料)并且还可以分别包括有源或无源器件，如晶 体管，或者电容器或二极管。互连电介质堆叠220在此处可以被简称为电介质堆叠220。如 在此处和权利要求书中所使用的，基板210包括晶片100的一部分和其上定位有电介质堆 叠220的任何覆盖层。电介质堆叠220例如可以包括掺杂和非掺杂二氧化硅、低k和超低k材料，以及诸如氮化硅和碳化硅的阻挡层。在非限制例中，电介质堆叠220被例示为包括 电介质层220a、220b、220c、220d (图2B)，它们包括相同或不同的电介质材料。虽然在图2B 的实施例中被示为具有相等厚度，但一般来说，层220a、220b、220c、220d将具有不同厚度。
在此处和权利要求书中，术语“低k”说明电介质材料具有比二氧化硅的相对介电 常数(permittivity)(或大约4. 2)更小的相对介电常数。“超低k”材料可以具有比大约3 更小的相对介电常数。对于相关领域的技术人员应当清楚的是，某些低k和超低k材料在 机械特性方面比二氧化硅更易碎，并且例如与二氧化硅相比，通常相对更差地粘着至电介 质堆叠中的其它层。这种材料的非限制例包括掺氟或掺碳二氧化硅，多孔氧化硅，以及诸如 SiLKTM的有机材料。位于电介质堆叠220内的是可以以常规方式形成的互连部230。互连部230包括 迹线(trace)，其沿通常平行于基板210的方向向形成在基板210中的晶体管(未示出)传 送电信号和功率。通路(via)沿通常垂直于基板210的方向在迹线之间传送信号。互连部 230和晶体管是集成电路(IC)240的组件。如在此处和权利要求书中使用的，“互连部”指 互连IC 240上的诸如晶体管的有源器件的通路和迹线。每一个电介质层220a、220b、220c、 220d由于其内存在互连部230还是互连电介质层。电介质堆叠220不包括覆盖最上部互连 电介质层的电介质层，举例来说，如钝化外涂(PO)层或其它环境阻挡层。沟槽250 (下面讨论其形式和目的)定位在互连电介质层220a-220d中的一个或 多个内。残余部分260定位在沟槽250与管芯边缘255之间，而密封环270定位在电介质 堆叠220内并且定位在沟槽250与IC 240之间。密封环270可以以常规方式形成并且通 常可以包括定位在IC 240与管芯110的暴露边缘之间的层叠通路和迹线。然而，由单一金 属层构成的密封环270也在本公开的范围内。通路和迹线典型地由同一金属类型(例如， 铜)形成，并且与互连部230的通路和迹线同时形成。在一些实施例中，密封环270是完全 包围IC 240的连续环。在不同实施例中，密封环270不连接至任何有源器件(如晶体管)， 也不连接至电压源。密封环270可以连接至形成针对基板210的电连接的触点。因而，密 封环270可以和基板210处于同一电位。密封环270典型地用于加固电介质层220a、220b、220c、220d，并且防止作为装配 和热机械应力的后果的脱层(delamination)。在这个意义上，密封环270类似地用于加固 合成材料中的杆体(rod)。密封环270还可以充当针对可能相反会蔓延到IC 240中的边缘 缺陷的阻挡体。在不同实施例中，电介质层220a、220b、220c、220d中的每一个都包括密封 环270的一部分。边缘缺陷例如可以是与电介质层220a、220b、220c、220d中的一个或多个相关联 的裂缝或脱层。裂缝典型地穿过单个层，而脱层典型地在层之间伸展。在任一情况下，除非 以某一方式停止，否则边缘缺陷可以蔓延到IC 240中。虽然密封环270可以减少这种蔓延 缺陷的频率，但在某些情况下，密封环被蔓延缺陷破坏到该缺陷到达IC 240的程度。然而，在本公开的实施例中，沟槽250可以用于阻止可能相反会破坏密封环270并 且蔓延到IC 240中的缺陷。如果在拆分期间，因晶片锯而造成的应力导致在残余部分260 的电介质层220b中形成缺陷(例如，形成裂缝)，则该缺陷在其到达密封环270之前将遭遇 沟槽250。通过阻止缺陷，避免了因该缺陷而相反可能出现的IC 240的产量损失或早期故 障。
图3例示了本公开的方法。该方法300同时参照图4-8进行呈现。在步骤310中， 将第一和第二集成电路(例如，IC 240的两个实例)，设置在半导体基板(例如，基板210) 上。所述集成电路被包括至少一个互连电介质层的切割道分隔开。在此，“设置”意指器件、 基板、结构性要素等可以由执行所公开方法的个体或商业实体制造，或者由此从除了该个 人或实体以外的、包括其它个体或商业实体的源获取。图4例示了图1的管芯IlOaUlOb的截面图。切割道120被定义为晶片100的 一部分和与相邻IC 240相关联的两个密封环270之间的覆盖层。参照图4，作为示例，IC 240a与密封环270a相关联，而IC 240b与密封环270b相关联。切割道120是晶片100的 该部分和定位在密封环270a、270b之间的覆盖层。切割道120具有宽度W1，该宽度W1足够 宽以例如容纳晶片锯锯缝，并且还可以容纳IC 240a、240b之间的测试结构。电介质堆叠 220在图4的实施例中被例示为完整的。在一些实施例中，切割道120中的电介质堆叠220 的部分已经被去除，例如，用以提供在形成IC 240a,240b中所使用的光刻处理步骤的对准 标记。转回至图3，在步骤320中，将沟槽(例如，沟槽250)形成在第一与第二 IC 240a、 240b之间的切割道120中的电介质层220a、220b、220c、220d的一个或多个中。图5例示了形成沟槽250的实施例。以常规方式将光致抗蚀剂层510形成在电介 质堆叠220上。以常规方式将开口 520形成在该光致抗蚀剂层510中所希望的沟槽250的 位置上。每一个开口 520都与密封环270中的一个相邻定位，并且定位在切割道120上。例 如，将开口 520’与密封环270b相邻定位，并且定位在切割道120上。在一些实施例中，开 口 520形成绕IC 240的闭合环。因而，例如，开口 520，和开口 520”可以是绕IC 240b的 闭合环的一部分。蚀刻处理530去除被开口 520暴露的电介质堆叠220的至少一部分，以形成沟槽 250。蚀刻处理530可以是常规或将来发现的处理。在一些实施例中，蚀刻处理530被设置 成，具有针对不同电介质层220a、220b、220c、220d的高蚀刻速率和低选择性。例如，可以 使用与Bosch处理类似的处理，例如，深反应离子蚀刻法(DRIE)。这种处理例如可以通过 Pegasus 蚀刻系统(可从 ST Systems (USA) Inc. , Redwood City，CA 获得)来执行。与蚀刻 有关的处理流程(例如，光致抗蚀剂类型、厚度以及固化)、蚀刻参数以及蚀刻后清洁的各 方面可以通过处理卖方(举例来说，如ST Systems)作为处理模块提供。在一些实施例中，可以使用多个蚀刻处理，每一个蚀刻处理都被设置成去除特定 的电介质层。例如，在不同的电介质层具有显著不同的成分(如硅基与碳基)的情况下，可 能希望这样使用多个处理。当电介质堆叠220的总厚度显著时，例如，大于大约1 μ m时，通 常可能希望高蚀刻速率。然而，当例如希望更多的处理控制时，或者为了减少对于IC 240 的等离子感应破坏，可以使用较慢的蚀刻速率。可以将蚀刻处理530定时成在基板210上 或者在电介质堆叠220内停止。另选的是，蚀刻处理530的终点可以在基板210上或者电 介质堆叠220内的任何中间层上。现在，转向图6，示出了在蚀刻处理530已经去除了电介质堆叠220的一部分之后 的管芯110a、110b。该去除形成了分别与密封环270a、270b相邻的沟槽250a、250b，以及其 间的电介质条610。该电介质条610包括电介质堆叠220的由沟槽250a、250b限制的所述 一部分。尽管未示出，但电介质条610可以包括例如与同轴测试(in-linetest)或对准有关的各种结构。沟槽250a、250b被无限制地示为延伸至基板210。在其它实施例中，电介质 堆叠220的一部分可以保留在沟槽250内的基板210上。在所示实施例中，蚀刻处理530去除基板210上的绝大部分电介质堆叠220。什么 构成“绝大部分”取决于电介质堆叠220的易碎性。认为通过去除沟槽250内的较大量的 电介质堆叠220提供了针对边缘缺陷的更大保护。而且，与较脆弱的电介质堆叠相比，较坚 固的电介质堆叠通常更能抵抗边缘缺陷的产生。因而，利用较高k材料的电介质堆叠220 预期比利用较低k材料的电介质堆叠220更坚固。在某些情况下，去除“绝大部分”意指去除电介质堆叠220的总厚度的至少大约 20%。这种情况通常包含电介质堆叠220不包括低k或超低k材料的情况。电介质堆叠220 的总厚度取决于所使用的精密处理和特定器件设计所需的互连层数。典型地，电介质堆叠 220的厚度落在大约2 μ m到大约20 μ m的范围内。因而，例如，如果总厚度为2 μ m,则当蚀 刻处理530去除电介质堆叠220的至少大约400nm时，蚀刻处理530去除了绝大部分电介 质堆叠220。在其它情况下，在去除了至少大约75%的总厚度时去除了绝大部分电介质堆叠 220。这可以是这样的情况，例如，当电介质层220a、220b、220c、220d中的一个或多个由比 先前情况下更脆弱的材料(例如，掺氟电介质)形成时。当使用特别易碎的电介质材料(例 如，诸如多孔氧化硅的某些超低k材料)，或者所关注的互连电介质层位于基板210附近或 基板210上时，在去除了总厚度的至少大约90%时去除了绝大部分电介质堆叠220。在一些实施例中，蚀刻处理530可能在基板210上留下薄的电介质层，例如，热氧 化物或天然氧化物层，并且仍被视为已经去除了绝大部分电介质堆叠220。在一些实施例 中，蚀刻处理530在基板210上留下了一个或多个电介质层中的整个或剩余部分，其中，该 剩余部分被确定为只带来足够小的缺陷蔓延风险。例如，基板触点所通过的掺磷二氧化硅 层可以被完整保留，这减少了为形成沟槽250所需的时间。在另外的实施例中。蚀刻处理 530去除开口 520内的基板210的一部分，暴露基板210并且确保完全去除被开口 520所暴 露的所有电介质层。沟槽250的宽度W2可以和所希望的一样宽并且和蚀刻处理530所支持的一样窄。 沟槽250可以根据纵横比(例如，沟槽250的宽度与其深度的比率)来表征。常规蚀刻处 理(例如，DRIE蚀刻处理)可以以至少大约30 1的纵横比来蚀刻沟槽。因而，例如，当 电介质堆叠220为1 μ m厚时，W2可以是30nm那么窄，同时保持暴露沟槽250底部处的基板 210的能力。切割道120包括IC 240a、240b之间的两个沟槽250a、250b。在一些实施例中，沟 槽250a、250b通常与密封环270平行地延伸。在一些实施例中，沟槽250a、250b未连接。然 而，在切割道120内的一个或多个位置处连接的沟槽250a、250b在本公开的范围内。返回至图3，在可选步骤330中，第一和第二集成电路(例如，IC 240a,240b)通过 可以是常规的处理来拆分。图7例示了在拆分之后的管芯110a、110b。管芯110a、IlOb可以由在拆分处理中 使用的衬底材料来支承。该拆分处理生成锯缝710。在没有限制的情况下，为了易于讨论， 将锯缝710例示为与密封环270a和密封环270b等距。一般来说，锯缝710将朝向密封环 270a、270b中的一个或另一个偏置。
切割道120的宽度W1包括沟槽250的宽度W2的两倍、锯缝710的宽度W3,以及从 密封环270的边缘至沟槽250的偏移量W4的两倍。图7例示了沟槽250a、250b具有相等 宽度的具体情况。沟槽250a、250b具有不同宽度的实施例在本公开的范围内。例如，取决 于所使用的锯片的厚度，锯缝710可以具有范围在大约35 μ m到大约500 μ m内的宽度。如 所例示的，残余部分260a和残余部分260b两者都具有宽度W5= (W1IW2IW4-W3)Z^15然而， 在非中心锯缝710的一般情况下，残余部分260a、260b将具有不相等的宽度。常规IC布局尝试通过设置足够宽的切割道使大多数缺陷不蔓延到密封环中或蔓 延通过密封环来减少因对互连电介质层的锯切诱发破裂和脱层而造成的产量损失。在此处 描述的实施例允许晶片上的集成电路间隔更为紧密，允许将更多的IC管芯形成在单个晶 片上，从而提供了超出常规IC布局的显著优点。通常优选的是，选择切割道120的宽度W1、沟槽250的宽度W2、以及残余部分260 的宽度W5,使得晶片面积被有效地利用，同时最小化微粒的生成。(锯缝710的宽度W3通常 受例如锯片寿命等其它考虑因素约束。)如果残余部分260的宽度太小，则残余部分260更 可能断开并且在拆分期间或拆分之后生成微粒。另一方面，如果残余部分260的宽度太大， 则不必要地消耗了晶片100上的用于放置IC240的可用面积。一般来说，在晶片上放置管 芯的目标是最大化可以在晶片上形成的完整管芯的数量。如果减少残余部分260的宽度无 法在晶片100上产生更多完整管芯110，则可以将由较小宽度的残余部分260所节省的面积 更好地分配给较大宽度的残余部分260。考虑这些因素的示例性实施例使用大约为50 μ m的切割道120宽度W1和大约为 35 μ m的晶片锯厚度。沟槽250的宽度W2大约为5 μ m。对于具有厚度为10 μ m的电介质堆 叠220的器件，沟槽250的纵横比大约为2 1。偏移量W4大约为0.5 μ m。残余部分260 的宽度W5则大约为2. 0 μ m。在其它实施例中，通过恰当地选择这些参数，宽度W1可以大约 为40μπι而宽度W5可以大约为Ιμπι。这些宽度预期提供足够的洁净度和支持，以将微粒生 成限制成可接受水平，同时提供存在先前描述的沟槽250的益处，例如，增加管芯产量和可 靠性。一些常规集成电路设计典型地要求80 μ m或120 μ m的最小道宽，以最小化缺陷蔓 延。相比之下，本公开的范围内的实施例使得能够将道宽W1降低至例如50μπι或更小，减少 了大约40%到60%。这种减少使得能够增加要设置在产品晶片上的管芯的数量。例如，对 于具有管芯尺寸大约为5mmX5mm的集成电路器件的300mm直径晶片来说，将道宽从80 μ m 减少至50 μ m将每个晶片的管芯数量增加了大约1 %。将道宽从120 μ m减少至50 μ m将每 个晶片管芯数量增加了大约3%。在坚持不懈地推动增加晶片产量的工业中，这种增加是显 著的并且具有商业价值。最后，返回至图3，在可选步骤340中，将拆分的管芯110安装在器件封装中并且电 连接到器件封装中。图8例示了具有安装至其的管芯110的封装810。没有限制地，将封装810示为球 栅阵列(BGA)封装。管芯110根据在此处的实施例形成。本申请所涉及领域的技术人员应当清楚，可以针对所述实施例进行其它和进一步 的增加、删除、替换以及修改。
权利要求
一种半导体器件，包括具有基板和管芯边缘的拆分的管芯；定位在所述基板上的互连电介质层；具有定位在所述互连电介质层内的互连部的集成电路；定位在所述互连电介质层内的沟槽；定位在所述互连电介质层内并且定位在所述沟槽与所述集成电路之间的密封环；以及定位在所述沟槽与所述管芯边缘之间的所述互连电介质层的残余部分。
2.根据权利要求1所述的半导体器件，其中，在所述沟槽内将所述互连电介质层的绝 大部分去除。
3.根据权利要求1所述的半导体器件，其中，在所述沟槽的底部暴露所述基板。
4.根据权利要求1所述的半导体器件，其中，所述互连电介质层包括低k电介质层。
5.一种具有形成在其上的多个集成电路的晶片，所述晶片包括 定位在所述晶片上的互连电介质层；在所述互连电介质层内具有相应的互连部的集成电路；定位在所述电介质层内并且定位在所述集成电路之间的密封环；以及定位在所述互连电介质层内并且定位在所述密封环之间的沟槽。
6.根据权利要求5所述的晶片，其中，所述晶片通过所述沟槽暴露。
7.根据权利要求5所述的晶片，其中，所述密封环包括铜通路或迹线。
8.一种形成集成电路管芯的方法，包括提供晶片，所述晶片具有定位在基板上的第一集成电路和第二集成电路以及该第一集 成电路与该第二集成电路之间的划线道，所述第一集成电路和所述第二集成电路包括互连 电介质层、定位在所述互连电介质层内并且定位在所述第一集成电路与所述划线道之间的 第一密封环、以及定位在所述互连电介质层内并且定位在所述第二集成电路与所述划线道 之间的第二密封环；在所述互连电介质层中形成第一沟槽和第二沟槽，使得所述第一密封环定位在所述第 一沟槽与所述第一集成电路之间，所述第二密封环定位在所述第二沟槽与所述第二集成电 路之间，并且电介质条定位在所述第一沟槽与所述第二沟槽之间。
9.根据权利要求8所述的方法，还包括拆分所述第一集成电路和所述第二集成电路， 由此形成管芯边缘和所述互连电介质层的残余部分，使得所述残余部分定位在所述管芯边 缘与所述第一沟槽之间。
10.根据权利要求8所述的方法，其中，形成所述第一沟槽和所述第二沟槽来暴露所述 基板。
全文摘要
本发明涉及对切割的集成电路中的破裂的抑制。一种半导体器件具有拆分的管芯，所述拆分的管芯具有基板和管芯边缘。互连电介质层定位在该基板上，并且集成电路具有定位在该互连电介质层内的互连部。沟槽定位在该互连电介质层中并且定位在密封环与该互连电介质层的残余部分之间。该密封环定位在互连电介质层内并且定位在该沟槽与该集成电路之间，并且该互连电介质层的残余部分定位在该沟槽与该管芯的边缘之间。
文档编号H01L23/58GK101950743SQ20101021975
公开日2011年1月19日 申请日期2010年7月7日 优先权日2009年7月8日
发明者J·W·奥森巴赫, M·A·巴克曼 申请人:Lsi公司