专利名称：接触塞的制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及接触塞的制作方法。
背景技术：
随着半导体制造技术以及相关配套技术的不断发展进步，在单位面积上集成的器件数目越来越多，集成电路的集成度越来越高，相邻的器件的栅极之间的间隙变得越来越小，这加大了器件的制造难度。例如，在相邻的器件的栅极两侧制造连接源/漏极和上层金属线的接触塞的工艺变得较为困难。具体地，请参考图1至图3，为现有技术的接触塞制作方法剖面流程示意图。首先，参考图1，提供半导体衬底100，所述半导体衬底100上形成有栅极101，所述栅极101两侧具有侧墙102，所述侧墙102位于半导体衬底100上，所述栅极101以及侧墙 102两侧的半导体衬底100内形成有源极103和漏极104。然后，参考图2，在所述半导体衬底100上形成第一层间介质层105，所述第一层间介质层105内覆盖所述栅极101、侧墙102、源极103和漏极104，所述第一层间介质层105 的厚度大于所述栅极101的厚度。继续参考图2，对所述第一层间介质层105进行刻蚀工艺，在所述源极103和漏极 104上方分别形成第一接触孔106，在栅极101上方形成第二接触孔107。所述第一接触孔 106露出栅极107表面，所述第二接触孔107露出源极103和漏极104表面。参考图3，在所述第一接触孔106和第二接触孔107内填充金属钨层108，分别在所述栅极101、源极103和漏极104上方形成接触塞。通常，在填充金属钨层108之前，需要在所述第一接触孔106以及第二接触孔107内形成粘附金属层和阻挡金属层，以减小接触塞的接触电阻。所述粘附金属层的材质可以为钛，所述阻挡金属层的材质可以为氮化钛。在形成接触塞后，在层间介质层105上方形成上层金属层，所述上层金属层与接触塞电连接。 所述上层金属层作为器件间的金属互连线。随着半导体制造工艺进入32纳米节点以下的工艺，器件的特征尺寸进一步减小， 相邻的器件间的栅极之间的尺寸也随之减小，从而相邻器件之间的源极和漏极上的第一接触孔的尺寸需要相应减小，以免形成的接触塞将相邻器件的栅极短路。但是，随着第一接触孔的尺寸减小，器件的接触塞电阻变大，影响了器件的响应速度。因此，需要一种接触塞的制作方法，能够减小器件的接触塞电阻，提高器件的响应速度。
发明内容
本发明解决的问题是提供了一种接触塞的制作方法，减小了器件的接触塞电阻， 提高了器件的响应速度。为解决上述问题，本发明提供一种接触塞的制作方法，包括提供半导体衬底，所述半导体衬底上形成有栅极结构和第一层间介质层，所述栅极结构与所述第一层间介质层齐平，所述栅极结构两侧的半导体衬底内形成有源极和漏极；刻蚀所述第一层间介质层，形成第一接触孔，所述第一接触孔露出所述源极和漏极；在所述第一接触孔内填充第一金属层；在所述第一层间介质层上形成第二层间介质层；刻蚀所述第二层间介质层，形成第二接触孔，所述第二接触孔的位置与第一接触孔的位置对应；在所述第二接触孔内填充第二金属层，所述第二金属层的电阻率小于第一金属层的电阻率，所述第二接触孔内的第二金属层与第一接触孔内的第一金属层共同构成接触
O可选地，所述第一金属层的材质为钨，所述第二金属层的材质为铜。可选地，所述第一接触孔的宽度为深宽比为1/1 6/1。可选地，所述第二接触孔的孔径等于所述第一接触孔的孔径。可选地，所述栅极结构包括栅极和位于栅极上方的停止层，所述停止层与所述第一金属层具有不同的研磨速率。可选地，所述栅极的材质为金属或多晶硅。可选地，还包括刻蚀所述第二层间介质层和所述停止层，形成第三接触孔，所述第三接触孔露出所述栅极；在所述第三接触孔内填充第二金属层。可选地，所述第二接触孔和第三接触孔利用同一刻蚀步骤进行。可选地，在所述第二接触孔内填充第二金属层和在所述第三接触孔内填充第二金属层利用同一填充步骤进行。可选地，在所述第三接触孔内填充第二金属层前，还包括在所述第三接触孔和第二接触孔内依次形成粘附金属层和阻挡金属层的步骤。可选地，所述粘附金属层的材质为钽，所述阻挡金属层的材质为氮化钽。可选地，在所述第一接触孔内填充第一金属层前，还包括在所述第一接触孔内形成粘附金属层和阻挡金属层的步骤。与现有技术相比，本发明具有以下优点本发明通过在源极和漏极上的第一层间介质层内形成第一接触孔，在所述第一接触孔上形成第二接触孔，第一接触孔内填充的第一金属层和第二金属层构成接触塞，与现有技术一次刻蚀在源极和漏极上方形成接触孔相比，本发明的刻蚀精度高，避免了现有技术的一次刻蚀量过大损伤源极、漏极或一次刻蚀量小，无法与源极、漏极电连接的情况；由于所述第一金属层的材质为钨、第二金属层的材质为铜，与现有技术的接触孔填充钨相比， 减小了源极和漏极的接触塞电阻，提高了器件的响应速度；进一步优化地，本发明栅极结构上方形成第三接触孔，在所述第三接触孔内形成第二金属层，所述第三接触孔与第二金属层构成栅极结构的接触塞，与源极和漏极的接触孔刻蚀分开，减小了对栅极的刻蚀损伤；
由于所述第三接触孔和第二接触孔利用同一刻蚀步骤制作完成，并且利用同一填充步骤在第二接触孔和第三接触孔内填充第二金属层，节约了工艺步骤；由于第三接触孔内填充的的第二金属层的材质为铜，与现有技术的栅极上方的接触孔填充金属钨相比，进一步减小了栅极的接触塞电阻，进一步将器件的接触塞电阻降低， 提高了器件的响应速度。
图1 图3是现有技术的接触塞制作方法剖面流程示意图。图4是本发明的接触塞制作方法流程示意图。图5 图9是本发明一个实施例的接触塞的制作方法剖面结构示意图。
具体实施例方式本发明通过在源极和漏极上的第一层间介质层内形成第一接触孔，在所述第一接触孔上形成第二接触孔，第一接触孔内填充的第一金属层和第二金属层构成接触塞，提高了刻蚀第一接触孔和第二接触孔的刻蚀精度，并且，第二接触孔内填充的第二金属层的电阻率小于第一金属层的电阻率，减小了器件的源极和漏极的接触塞电阻。具体地，本发明提供一种接触塞的制作方法。请参考图4，为本发明的接触塞制作方法流程示意图。所述方法包括步骤Si，提供半导体衬底，所述半导体衬底上形成有栅极结构和第一层间介质层， 所述栅极结构与所述第一层间介质层齐平，所述栅极结构两侧的半导体衬底内形成有源极和漏极；步骤S2，刻蚀所述第一层间介质层，形成第一接触孔，所述第一接触孔露出所述源极和漏极；步骤S3，在所述第一接触孔内填充第一金属层；步骤S4，在所述第一层间介质层上形成第二层间介质层；步骤S5，刻蚀所述第二层间介质层，形成第二接触孔，所述第二接触孔的位置与第一接触孔的位置对应；步骤S6，在所述第二接触孔内填充第二金属层，所述第二金属层的电阻率小于第一金属层的电阻率，所述第二接触孔内的第二金属层与第一接触孔内的第一金属层共同构成接触塞。下面将结合本发明的实施例对本发明的技术方案进行详细说明。请结合图5 图9，为本发明一个实施例的接触塞的制作方法流程示意图。首先参考图5，提供半导体衬底200，所述半导体衬底200上形成有第一层间介质层205和栅极结构，所述栅极结构两侧的半导体衬底200内形成有源极203和漏极204。具体地，所述半导体衬底200的材质选自硅、锗或这砷化镓等。所述栅极结构和半导体衬底200之间还形成有栅氧化层(未示出)。所述栅极结构与第一层间介质层205平齐。作为优选的实施例，所述栅极结构包括栅极201和栅极201上方的停止层210。所述栅极结构的停止层210与栅极201平齐。 本实施例中，所述栅极201的厚度范围为300 5000埃。所述栅极结构两侧具有侧墙202。
作为其他的实施例，所述栅极结构还可以仅包括栅极201。所述栅极201的厚度范围为300 5000埃，所述栅极201的两侧具有侧墙202。所述栅极结构的制作方法为本领域技术人员的公知技术，在此不做详细说明。所述源极203和漏极204位于所述栅极结构和侧墙202两侧的半导体衬底200内。具体地，所述栅极201的材质可以为多晶硅或金属。通常，在工艺节点大于45纳米时，栅极201的材质选择为多晶硅。在工艺节点小于等于45纳米时，栅极201的材质选择为金属。作为一个实施例，所述金属为钛铝合金。作为本发明的其他实施例，所述金属还可以为氮化钛和氮化钽的合金。具体地，所述停止层210用于保护其下方的栅极201，避免栅极201在后续的化学机械研磨工艺中受到损伤。所述停止层210的材质与后续形成的第一金属层具有不同的研磨速率，使得停止层210与第一金属层具有研磨选择比，以保护栅极。例如，当第一金属层的材质为钨时，所述停止层的材质可以为氧化硅、氮化硅、氮氧化硅或者其中的组合，这样， 在进行化学机械研磨工艺时，保护栅极210，避免栅极210受到损伤。所述停止层210的厚度不宜过大，作为优选的实施例，其厚度范围为20 300埃。所述第一层间介质层205用于后续形成的接触塞相互绝缘，所述第一层间介质层 205的材质为电学绝缘物质。所述第一层间介质层205的材质可以为氧化硅、氮化硅、碳化硅、氮氧化硅或其中的组合。作为一个实施例，所述第一层间介质层205的材质为氧化硅， 其形成方法为化学气相沉积方法。在沉积所述第一层间介质层205后，需要进行平坦化工艺，以有利于后续工艺的进行。作为优选的实施例，所述第一层间介质层205的厚度与栅极结构的厚度相同，即所述第一层间介质层205的厚度等于栅极201的厚度与栅极201上的停止层210厚度之和。 作为一个实施例，所述第一层间介质层205的厚度范围为300 6000埃。然后，参考图6，刻蚀所述第一层间介质层205，形成第一接触孔206，所述第一接触孔206露出所述源极203和漏极204。作为本发明的一个实施例，所述刻蚀为等离子体刻蚀。所述第一接触孔204贯穿所述第一层间介质层205。所述第一接触孔205的孔径与栅极201的宽度有关系。所述第一接触孔205的孔径过大，可能造成相邻器件的栅极201之间短路；所述第一接触孔205的孔径过小，则在第一接触孔205的深度不变的情况下，第一接触孔205的深宽比过大，则使得刻蚀工艺的工艺窗口变小，刻蚀时可能无法将第一层间介质层205穿通，无法将源极203 和漏极204露出，造成源极203和漏极204无法与上层金属电连接。并且，所述第一接触孔 205的尺寸过小，还会造成器件的接触电阻增大，降低器件的响应速度。因此，所述第一接触孔205的孔径应根据器件的特征尺寸、栅极201的宽度以及对器件接触电阻的要求综合考虑，作为本发明的一个实施例，所述第一接触孔205的深宽比范围为1/1 6/1，优选为1/1 4/1。然后，参考图7，在所述第一接触孔206内填充第一金属层207。作为本发明的一个实施例，所述第一金属层207的材质为钨。本实施例中，所述第一金属层207的制作方法可以为物理气相沉积、化学气相沉积或电镀的方法。在物理气相沉积方法在所述第一接触孔206内填充金属钨后，需要进行化学机械研磨的工艺，去除位于层间介质层205上的多余的金属钨。
作为优选的实施例，在所述第一接触孔206内形成第一金属层207之前，还可以依次在所述第一接触孔206内形成粘附金属层和阻挡金属层，以减小所述第一金属层207与源极203和漏极204之间的接触电阻。本实施例中，所述粘附金属层的材质为钛，所述阻挡金属层的材质为氮化钛。然后，参考图8，在所述第一层间介质层205上形成第二层间介质层208。所述第二层间介质层208的材质可以为氧化硅、氮化硅、氮氧化硅或其中的组合。作为一个实施例， 所述第二层间介质层208的材质与第一层间介质层205的材质相同，即为氧化硅。作为一个实施例，所述第二层间介质层208的形成方法可以为化学气相沉积的方法。本实施例中，所述第二层间介质层208的厚度取决于后续形成的第二接触孔的深度。由于所述第二接触孔可以根据工艺进行具体设置，因此，第二介质层208的厚度根据工艺进行设置。作为一个实施例，第二接触孔的深度范围为50 5000埃，所述第二层间介质层208的厚度范围为50 5000埃。然后，参考图9，作为优选的实施例，对所述第二层间介质层208进行刻蚀，在所述第二层间介质层208内形成第二接触孔209和第三接触孔211。
所述第二接触孔209的位置与第一接触孔206的位置对应，所述第二接触孔209 位于第一接触孔206上方。作为优选的实施例，所述第二接触孔209的孔径大小等于第一接触孔206的孔径，以减小第二接触孔209内填充的金属层与第一接触孔206内填充的金属层的接触电阻。所述第二接触孔209的深度范围50 5000埃。作为其他的实施例，所述第二接触孔209的孔径还可以略小于或大于所述第一接触孔206的孔径，例如第二接触孔209的孔径是第一接触孔206孔径的0. 95倍或1. 05倍。所述第三接触孔211贯穿所述第二介质层208和停止层210，露出所述栅极201。 所述第三接触孔211用于填充金属层，形成栅极201的接触塞，将栅极201与上层金属层电连接。所述上层金属层作为器件间的金属互连线。作为优选的实施例，所述第三接触孔211与第二接触孔209利用同一刻蚀步骤完成，这样节约刻蚀工艺步骤。作为本发明的其他实施例，所述第三接触孔211可以进行专门的刻蚀工艺，单独制作完成。然后，参考图9在第二接触孔109内填充第二金属层212，在所述第三接触孔211 内填充第三金属层213，所述第二金属层212和第三金属层213的材质为铜。作为一个实施例，所述第二金属层212和第三金属层213利用同一填充步骤制作完成。所述填充的步骤可以为物理气相沉积的步骤或电镀的步骤。本实施例中所述第二金属层212和第三金属层213可以利用电镀的步骤制作完成。作为其他的实施例，所述第二金属层212和第三金属层213还可以利用不同的填充步骤完成。作为优选的实施例，在第二接触孔209内填充第二金属层212和在第三接触孔211 内填充第三金属层213之前，可以在所述第二接触孔209内和第三接触孔211内形成粘附金属层和阻挡金属层。所述粘附金属层用于提高第二金属层212和第三金属层213与接触孔的粘附性，减小接触电阻；所述阻挡金属层用于防止所述第二金属层212和第三金属层 213的金属渗透至半导体衬底中，形成穿刺(Spike)。所述粘附金属层和阻挡金属层可以根据第二金属层212和第三金属层213的材质进行具体选择。本实施例中，所述第二金属层 212和第三金属层213的材质为铜，所述粘附金属层的材质为钽，所述阻挡金属层的材质为氮化钽。所述第二接触孔209内的第二金属层212与所述第一接触孔206内的第一金属层 207共同构成源极203的接触塞以及漏极204的接触塞，所述三接触孔211内的第三金属层 213构成栅极201的接触塞。综上，本发明提供的接触塞的制作方法，在源极和漏极形成了接触塞，所述接触塞包括形成于第一接触孔内的金属钨层和形成于第二接触孔内的金属铜层，减小了源极和漏极的接触塞电阻。本发明的制作方法形成的第一接触孔的孔径小，避免了相邻的器件的栅极之间短路的情况；由于分两次形成源极和漏极的接触孔，避免了现有技术一次刻蚀形成源/漏极接触塞的刻蚀量过大，损伤源/漏极情况，提高了刻蚀工艺的精度；第一接触孔内填充钨，第二接触孔内填充铜，减小了源极和漏极的接触塞电阻。本发明的制作方法在栅极上形成第三接触孔和位于第三接触孔内的铜层，所述第三接触孔和铜层构成栅极的接触塞，进一步减小了器件的接触塞电阻。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种接触塞的制作方法，其特征在于，包括提供半导体衬底，所述半导体衬底上形成有栅极结构和第一层间介质层，所述栅极结构与所述第一层间介质层齐平，所述栅极结构两侧的半导体衬底内形成有源极和漏极；刻蚀所述第一层间介质层，形成第一接触孔，所述第一接触孔露出所述源极和漏极；在所述第一接触孔内填充第一金属层；在所述第一层间介质层上形成第二层间介质层；刻蚀所述第二层间介质层，形成第二接触孔，所述第二接触孔的位置与第一接触孔的位置对应；在所述第二接触孔内填充第二金属层，所述第二金属层的电阻率小于第一金属层的电阻率，所述第二接触孔内的第二金属层与第一接触孔内的第一金属层共同构成接触塞。
2.如权利要求1所述的接触塞的制作方法，其特征在于，所述第一金属层的材质为钨， 所述第二金属层的材质为铜。
3.如权利要求1所述的接触塞的制作方法，其特征在于，所述第一接触孔的宽度为深宽比为1/1 6/1。
4.如权利要求1所述的接触塞的制作方法，其特征在于，所述第二接触孔的孔径等于所述第一接触孔的孔径。
5.如权利要求1所述的接触塞的制作方法，其特征在于，所述栅极结构包括栅极和位于栅极上方的停止层，所述停止层与所述第一金属层具有不同的研磨速率。
6.如权利要求2所述的接触塞的制作方法，其特征在于，所述栅极的材质为金属或多晶娃。
7.如权利要求2所述的接触塞的制作方法，其特征在于，还包括刻蚀所述第二层间介质层和所述停止层，形成第三接触孔，所述第三接触孔露出所述栅极；在所述第三接触孔内填充第二金属层。
8.如权利要求4所述的接触塞的制作方法，其特征在于，所述第二接触孔和第三接触孔利用同一刻蚀步骤进行。
9.如权利要求4所述的接触塞的制作方法，其特征在于，在所述第二接触孔内填充第二金属层和在所述第三接触孔内填充第二金属层利用同一填充步骤进行。
10.如权利要求4所述的接触塞的制作方法，其特征在于，在所述第三接触孔内填充第二金属层前，还包括在所述第三接触孔和第二接触孔内依次形成粘附金属层和阻挡金属层的步骤。
11.如权利要求7所述的接触塞的制作方法，其特征在于，所述粘附金属层的材质为钽，所述阻挡金属层的材质为氮化钽。
12.如权利要求1所述的接触塞的制作方法，其特征在于，在所述第一接触孔内填充第一金属层前，还包括在所述第一接触孔内形成粘附金属层和阻挡金属层的步骤。
全文摘要
本发明提供接触塞的制作方法包括提供半导体衬底，所述半导体衬底上形成有栅极结构和第一层间介质层，所述栅极结构与所述第一层间介质层齐平，栅极结构两侧的半导体衬底内形成有源极和漏极；刻蚀所述第一层间介质层，形成第一接触孔，所述第一接触孔露出所述源极和漏极；在所述第一接触孔内填充第一金属层；在所述第一层间介质层上形成第二层间介质层；刻蚀所述第二层间介质层，形成第二接触孔，所述第二接触孔的位置与第一接触孔的位置对应；在所述第二接触孔内填充第二金属层，所述第二金属层的电阻率小于第一金属层的电阻率，所述第二接触孔内的第二金属层与第一接触孔内的第一金属层共同构成接触塞。本发明制作的器件的接触塞电阻小。
文档编号H01L21/768GK102347270SQ20101024559
公开日2012年2月8日 申请日期2010年7月28日 优先权日2010年7月28日
发明者倪景华, 吴金刚 申请人:中芯国际集成电路制造(上海)有限公司