专利名称：改进晶体管载流子迁移率的半导体器件及方法
技术领域：
本发明一般涉及一种改进晶体管载流子迁移率的半导体器件及方法，更确切的说，本发明涉及一种利用多晶硅的附加空置栅以改进晶体管载流子迁移率的半导体器件及方法。
背景技术：
随着集成电路相关制造工艺的发展以及芯片按照比例尺寸缩小的趋势，应力工程在半导体工艺和器件性能方面所起的作用越来越明显。尤其是在一些特殊的芯片类型上， 如互补金属氧化物半导体(CMOS，Complementary Metal-Oxide-Semiconductor)器件。通常，在互补金属氧化物半导体器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的逐步缩小，而最终留在器件沟道区中的应力对器件的稳定性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子(即电子和空穴)迁移率有着不同的影响作用。图1是一个金属氧化物半导体场效应晶体管的结构示意图，栅极101四周设置有侧墙隔离层106，栅氧化物层105将栅极101与沟道区104及源区102、漏区103绝缘隔离。载流子的迁移率所受到的应力层影响在当前的半导体器件的应力领域已经有所披露，例如在N型MOS (NMOS)器件100的沟道区104沟道方向上所施加的是张应力，则会对NMOS器件100中的电子迁移率有很大的提高；而对P型MOS (PMOS)器件来说，应力效果却刚好相反，如果在PMOS器件的沟道方向上施加压应力，则会对PMOS器件中的空穴迁移率有较大的提高。在现有技术中，接触刻蚀停止层(Contact etch stop layer)通常作为应变材料用于应力工程，在沟道层中存在的应变使得在该层中的独立硅原子与在无应变材料中的情况相比，被迫在晶格结构中更加分开或更加靠近，进一步而言，更大或更小的晶格间距致使器件的电子能带结构发生改变，从而载流子在沟道层中具有发生改变的迁移率。所以在沉积接触刻蚀停止层覆盖器件的过程中会引入对半导体器件沟道的应力， 接触刻蚀停止层的应力类型可以在制备工艺过程中进行调节，选择不同的工艺制备条件下，最终留在器件沟道中的应力可以在张应力和压应力之间进行选择。另外，可以通过沿 (平行于)电流方向或垂直于电流方向施加张应力来改善电子迁移率；对于改善空穴迁移率，可以通过沿电流方向施加压应力或通过垂直于电流的方向施加张应力。随之而来的一个问题是，互补金属氧化物半导体由NMOS器件和PMOS器件共同构成，接触刻蚀停止层尽管被引入CMOS来改善器件的载流子迁移率，假定经过工艺制程的调整，在器件沟道中留下张应力，虽然张应力可以提高NMOS器件的性能，但同时也会降低 PMOS器件中空穴的迁移率。反之亦然，如果留下了压应力，提高PMOS器件的性能的同时也会降低NMOS器件中电子的迁移率。此外，如果在集成NMOS器件中引入张应力、PMOS器件中引入压应力以同时提升两种器件的性能，就需要在同一 CMOS器件中分别沉积不同性质的接触刻蚀停止层，这会使得整个接触刻蚀停止层的生成及器件的制备变得复杂化。
发明内容
鉴于上述问题，本发明提供一种改进晶体管载流子迁移率的半导体器件，包括 一种第一导电类型的晶体管及一种第二导电类型的晶体管；以及位于第一、第二导电
类型晶体管有源区周围的浅沟槽隔离结构，其中，在所述第一导电类型的晶体管的有源区周围的浅沟槽隔离结构上形成有附加空置栅，并且所述第一、第二导电类型晶体管及各自的栅极均被一层接触刻蚀停止层所覆盖；其中，所述接触刻蚀停止层同时覆盖在所述附加空置栅上以提供对第一类导电型晶体管沟道区的沟道方向上的压应力，用于部分抵消所述接触刻蚀停止层对第一导电类型晶体管沟道区的沟道方向上所产生的张应力。上述的改进晶体管载流子迁移率的半导体器件，所述的接触刻蚀停止层进一步提供对第二导电类型晶体管沟道区的沟道方向上的张应力。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的第一导电类型的晶体管为P型的金属氧化物半导体场效应管。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的第二导电类型的晶体管为N型的金属氧化物半导体场效应管。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的半导体器件为互补金属氧化物半导体器件。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的接触刻蚀停止层为一层氮化硅薄膜应力层。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述第一、第二导电类型晶体管各自的栅极以及附加空置栅均被一侧墙隔离层所环绕，并且该侧墙隔离层被接触刻蚀停止层所覆盖。本发明还提供一种改进晶体管载流子迁移率的方法，包括以下步骤
于一包含第一、第二导电类型的晶体管的半导体器件中以浅沟槽隔离结构隔离第一、 第二导电类型晶体管有源区，并在第一导电类型的晶体管的有源区周围的浅沟槽隔离结构上形成附加空置栅，以一层接触刻蚀停止层覆盖所述第一、第二导电类型晶体管及各自的栅极以及附加空置栅；所述接触刻蚀停止层在附加空置栅上以提供对第一类导电型晶体管沟道区的沟道方向上的压应力，用于部分抵消所述接触刻蚀停止层对第一导电类型晶体管沟道区沟道方向上所产生的张应力；其中，所述附加空置栅与第一、第二导电类型晶体管各自的栅极通过刻蚀同一多晶硅层而同时生成。上述的方法，在一种实施例中，在以接触刻蚀停止层覆盖所述第一、第二导电类型晶体管及各自的栅极以及附加空置栅之前，还生成有环绕所述第一、第二导电类型晶体管各自的栅极以及附加空置栅的侧墙隔离层。上述的方法，在一种实施例中，生成的所述接触刻蚀停止层为一层氮化硅薄膜应力层并进一步提供对第二导电类型晶体管沟道区沟道方向上的张应力。上述的方法，在一种实施例中，所述的第一导电类型的晶体管为P型的金属氧化物半导体场效应管，第二导电类型的晶体管为N型的金属氧化物半导体场效应管，并且该半导体器件为互补金属氧化物半导体器件。本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。图1是背景技术中N型或P型金属氧化物半导体器件的结构示意图。图2是接触刻蚀停止层覆盖NMOS器件、PMOS器件及其各自的栅极的示意图。图3是PMOS器件的俯视结构示意图。图4A是在本申请PMOS器件的有源区周围的浅沟槽隔离结构上形成附加空置栅的俯视结构示意图。图4B是在本申请PMOS器件的有源区周围的浅沟槽隔离结构上形成附加空置栅的截面结构示意图。图5A-5E是本申请形成附加空置栅的流程示意图。
具体实施例方式参见图2所示，在互补金属氧化物半导体器件200中，NMOS器件和PMOS器件形成在硅衬底上的外延层中，其中，NMOS器件的有源区如源区20 、漏区203a与PMOS器件的有源区如源区202b、漏区20 通过有源区周围的浅沟槽隔离结构(STI，Shallow trench isolation) 210进行隔离。NMOS器件的栅氧化层20 位于栅极201a与沟道区20 之间，PMOS器件的栅氧化层20 位于栅极201b与沟道区204b之间，并且NMOS器件的栅极 201a、PM0S器件的栅极201b的侧壁上还环绕有侧墙隔离层(Sidewall SpaCeiO206。其中， 源区202b、漏区20 以及源区20 、漏区203a均分别通过导电层207a结构与互连通孔 208内部填充的金属电性接触，导电层207a可选择先沉积钛层再进行快速热合金处理而形成TiSi2，导电层207a用于将源区202b、漏区20 以及源区202a、漏区203a分别电性导出，互连通孔208内部的典型填充物为钨。图2中，采用65纳米的CMOS工艺制备互补金属氧化物半导体器件200。其中， NMOS器件、PMOS器件以及各自的栅极201a、栅极201b还有侧墙隔离层206均被接触刻蚀停止层209所覆盖，而互连通孔208的填充金属分别通过接触刻蚀停止层209的不同的开口而及接触源区20 、漏区20 以及源区20 、漏区203a，接触刻蚀停止层209 —般采用氮化硅。覆盖CMOS器件并起到绝缘和物理保护作用的介电层211 —般采用磷硅玻璃(PSG)， 互连通孔208位于介电层211中。针对图2而言，图3示出的是图2中PMOS器件的部分版图设计方案亦是PMOS器件俯视透视结构示意图。图3中互连通孔208及其填充金属在PMOS器件的栅极201b的两侧，为了方便进行说明，在图3中标注了浅沟槽隔离结构210。较于图3，图4A正是在本申请PMOS器件的有源区周围的浅沟槽隔离结构210上形成附加空置栅201’的俯视结构示意图。对应于图4A，图4B所示出的改进晶体管载流子迁移率的半导体器件300是在PMOS器件的有源区周围的浅沟槽隔离结构210上形成附加空置栅(Dummy Gate) 201'的截面结构示意图，图4B的半导体器件300与图2示意的互补金属氧化物半导体器件200并无区别， 二者的差别在于在PMOS器件的有源区周围的浅沟槽隔离结构210上形成有附加空置栅 201'，并且附加空置栅201'同时也被侧墙隔离层206所环绕，以及该附加空置栅201'与侧墙隔离层206 —起被接触刻蚀停止层209所覆盖。因此，在图4B中我们可以很方便的对PMOS器件的沟道区204b的应力进行分析。首先，在图2中，留在半导体器件200的沟道区中的应力在张引力和压应力之间选择，接触刻蚀停止层209经由工艺制程的调节后，接触刻蚀停止层209作用于半导体器件200，在器件沟道区2(Ma、204b的沟道方向上产生张应力。该张应力可以提高NMOS器件沟道区20 的电子迁移率，因此改善了 NMOS器件的性能，但同时降低了 PMOS器件的性能，所以需要抵消PMOS器件的沟道区的沟道方向上的该部分张引力。而接触刻蚀停止层209是同时覆盖在附加空置栅201’上，可以提供对PMOS器件沟道区204b的沟道方向上的压应力，则刚好能够用于部分抵消接触刻蚀停止层209对PMOS器件沟道区204b沟道方向上所产生的张应力。具体而言，该控制过程可在图4B中示意的箭头部分得到体现，由于浅沟槽隔离结构 210上添加了额外的附加空置栅201’，在接触刻蚀停止层209制备工艺之后，接触刻蚀停止层209会对浅沟槽隔离结构210产生平行于沟道方向的张应力的影响，而当这个在浅沟槽隔离结构210所产生的张应力传递到半导体器件300的沟道区中时，则会对沟道区在沟道方向上产生压应力，由于附加空置栅201’是存在于PMOS器件有源区周围的浅沟槽隔离结构210上，则会对PMOS器件的沟道区204b产生压应力；另一方面，对PMOS器件的沟道区 204b沟道方向上所产生的压应力则会部分抵消PMOS器件栅极201b上的接触刻蚀停止层 209对PMOS器件沟道区204b沟道方向上所产生的张应力，换言之，该施加在PMOS器件沟道区204b中沟道方向上的压应力会对PMOS器件中的空穴迁移率有较大的提高，所以可以间接减小具有引起沟道区张应力性质的接触刻蚀停止层209对PMOS器件的载流子的负面作用。如此，为了获得图4B所示的器件结构，图5A-5E展示了在图4B的PMOS器件的有源区周围的浅沟槽隔离结构210上形成附加空置栅201’的制备流程。图5A中，在P型硅片衬底401上生长有P型外延层402，并在外延层402中形成有N型阱403和P型阱404， 在N型阱403与P型阱404的接触面附近形成有浅沟槽隔离结构405，在N型阱403、P型阱404中分别形成有掺杂层408、408’，在掺杂层408、408’上方覆盖有栅氧化层409。并进一步在栅氧化层409、浅沟槽隔离结构405上方沉积有一层多晶硅层406，为了对多晶硅层 406进行刻蚀，还在多晶硅层406上方覆盖有一层光刻胶407。如图5B所示，光刻胶407进行曝光显影之后，仅仅保留源于光刻胶407的掩模407’部分，然后对多晶硅层406进行刻蚀。如图5C所示，掩模407’的作用在于仅保留位于栅氧化层409、浅沟槽隔离结构405上方的部分多晶硅，例如图5C中的位于栅氧化层409、浅沟槽隔离结构405上方的经刻蚀过的多晶硅406a、406b、406’。多晶硅层406完成刻蚀后移除掩模407’，如图5D所示。如图5E所示，经过上述步骤后，在掺杂层408、408’中实施余下的步骤以完成CMOS 器件的制作，CMOS器件制作的过程在当前有多种方案已为本领域的技术人员所熟知，例如包括源区41 la、漏区41 lb、源区412a、漏区412b的掺杂推进，栅氧化层409的刻蚀，侧墙隔离层410的沉积再刻蚀等都属于已知技术，因此不再赘述。图5E示出的CMOS器件与图4B 结构完全一样。在N型阱403中形成有PMOS器件的源区411a、漏区411b，在P型阱404中形成有NMOS器件的源区412a、漏区41 ；PMOS器件的栅氧化层409’位于栅极40 与其沟道区之间，NMOS器件的栅氧化层409"位于栅极406 a与其沟道区之间，并且NMOS器件的栅极406 a、PMOS器件的栅极406b的侧壁上还环绕有侧墙隔离层410。其中，NMOS器件的有源区如源区412a、漏区412b与PMOS器件的有源区如源区411a、漏区411b通过有源区周围的浅沟槽隔离结构405进行隔离。在刻蚀栅氧化层409而分别形成PMOS器件的栅氧化层409’及NMOS器件的栅氧化层409〃之后，形成有分别电接触源区411a、漏区411b、源区412a、漏区412b的导电层414。并在PMOS器件的有源区周围的浅沟槽隔离结构405上形成附加空置栅406’，并且附加空置栅406’同时也被侧墙隔离层410所环绕，以及该附加空置栅406’与侧墙隔离层410 —起被接触刻蚀停止层413所覆盖。上述步骤中，附加空置栅406’与PMOS器件、NMOS器件各自的栅极406b、406a均是通过刻蚀同一多晶硅层406 而同时生成，因此，为了获得上述附加空置栅406’在本技术方案中并不需要额外的制程工序，仅需要在曝光显影光刻胶407时一并形成能硬掩模附加空置栅406’的掩模407’。通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，例如，本案是以 CMOS器件进行阐述，基于本发明精神，芯片还可作其他类型的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。 因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.一种改进晶体管载流子迁移率的半导体器件，其特征在于，包括一种第一导电类型的晶体管及一种第二导电类型的晶体管；以及位于第一、第二导电类型晶体管有源区周围的浅沟槽隔离结构，其中，在所述第一导电类型的晶体管的有源区周围的浅沟槽隔离结构上形成有附加空置栅，并且所述第一、第二导电类型晶体管及各自的栅极均被一层接触刻蚀停止层所覆盖；其中，所述接触刻蚀停止层同时覆盖在所述附加空置栅上以提供对第一类导电型晶体管沟道区沟道方向上的压应力，用于部分抵消所述接触刻蚀停止层对第一导电类型晶体管沟道区的沟道方向上所产生的张应力。
2.如权利要求1所述的改进晶体管载流子迁移率的半导体器件，其特征在于，所述的接触刻蚀停止层进一步提供对第二导电类型晶体管沟道区沟道方向上的张应力。
3.如权利要求1所述的改进晶体管载流子迁移率的半导体器件，其特征在于，所述的第一导电类型的晶体管为P型的金属氧化物半导体场效应管；所述的第二导电类型的晶体管为N型的金属氧化物半导体场效应管。
4.如权利要求1所述的改进晶体管载流子迁移率的半导体器件，其特征在于，所述的半导体器件为互补金属氧化物半导体器件。
5.如权利要求1所述的改进晶体管载流子迁移率的半导体器件，其特征在于，所述的接触刻蚀停止层为一层氮化硅薄膜应力层。
6.如权利要求1所述的改进晶体管载流子迁移率的半导体器件，其特征在于，所述第一、第二导电类型晶体管各自的栅极以及附加空置栅均被一侧墙隔离层所环绕，并且该侧墙隔离层被接触刻蚀停止层所覆盖。
7.一种改进晶体管载流子迁移率的方法，其特征在于，包括以下步骤于一包含第一、第二导电类型的晶体管的半导体器件中以浅沟槽隔离结构隔离第一、 第二导电类型晶体管有源区，并在第一导电类型的晶体管的有源区周围的浅沟槽隔离结构上形成附加空置栅，以一层接触刻蚀停止层覆盖所述第一、第二导电类型晶体管及各自的栅极以及附加空置栅；所述接触刻蚀停止层在附加空置栅上以提供对第一类导电型晶体管沟道区的沟道方向上的压应力，用于部分抵消所述接触刻蚀停止层对第一导电类型晶体管沟道区的沟道方向上所产生的张应力；其中，所述附加空置栅与第一、第二导电类型晶体管各自的栅极通过刻蚀同一多晶硅层而同时生成。
8.如权利要求7所述的方法，其特征在于，在以接触刻蚀停止层覆盖所述第一、第二导电类型晶体管及各自的栅极以及附加空置栅之前，还生成有环绕所述第一、第二导电类型晶体管各自的栅极以及附加空置栅的侧墙隔离层。
9.如权利要求7所述的方法，其特征在于，生成的所述接触刻蚀停止层为一层氮化硅薄膜应力层并进一步提供对第二导电类型晶体管沟道区的沟道方向上的张应力。
10.1如权利要求7所述的方法，其特征在于，所述的第一导电类型的晶体管为P型的金属氧化物半导体场效应管，第二导电类型的晶体管为N型的金属氧化物半导体场效应管， 并且该半导体器件为互补金属氧化物半导体器件。
全文摘要
本发明一般涉及一种改进晶体管载流子迁移率的半导体器件及方法，更确切的说，本发明涉及一种利用多晶硅的附加空置栅以改进晶体管载流子迁移率的半导体器件及方法。在CMOS器件中位于NMOS器件、PMOS器件的有源区周围的浅沟槽隔离结构上形成有附加空置栅，NMOS器件、PMOS器件各自的栅极及附加空置栅均被一层接触刻蚀停止层所覆盖，附加空置栅上的接触刻蚀停止层提供对PMOS器件沟道区的压应力，用于部分抵消接触刻蚀停止层对PMOS器件沟道区的张应力。
文档编号H01L21/8238GK102412251SQ20111007847
公开日2012年4月11日 申请日期2011年3月30日 优先权日2011年3月30日
发明者俞柳江 申请人:上海华力微电子有限公司