多级互连结构及其制造方法

文档序号:6999791阅读:203来源:国知局
专利名称:多级互连结构及其制造方法
技术领域
本发明涉及半导体技术领域。特别地,本发明涉及多级互连结构及其制造方法。更特别地,本发明涉及包括具有漏斗形通孔的金属间介电(IMD)结构的多级互连结构及其制造方法。
背景技术
集成电路领域中的主要挑战之一是在系统的有源器件之间以及系统本身和其他相关系统之间实现电连接,例如,在电子器件的复杂结构中。为了在半导体技术领域中获得的有源器件具有非常小型化趋势,事实上,互连结构的结构和尺寸变得越来越重要。特别地,在小型化趋势期间的某种情况下,需要在有源器件之间布置互连线的面积超过了由器件本身占用的面积。这里,由于系统的整体尺寸受到互连结构的尺寸约束,有源器件的持续小型化不能产生进一步益处。为了克服该限制,实现了多级互连的概念。特别地,根据多级互连方法,互连线需要的面积在两个或更多层之间共享,以允许系统的功能密度增加,即,每芯片面积的互连器件的数量增加。现在,多级互连结构在集成电路领域中扮演重要角色,这是因为它们实现了以下基本任务,即,在系统的有源器件之间提供电子连接以及提供到适于提供用于已完成系统的互连点的接合焊盘的电连接。特别地,系统的最终性质以及其结构和电子性能强烈地取决于多级互连结构的结构和电子性能。在图1中示出现有技术中已知的多级互连结构的示意性实例。该系统包括金属沉积前介电(pre-metal dielectric,PMD)层110、第一金属层120、金属间介电(IMD)层130 和第二金属层140。PMD层110提供在图中未示出的系统的有源器件的上层和第一金属层120之间的绝缘。第一金属层120被图案化,以呈现三个单独金属区域121、122和123。特别地,金属区域121、122和123通过IMD层130的一部分隔离。金属区域121和122之间的间距以及金属区域122和123之间的间距测量为1 μ m或更多。IMD层130提供第一金属层120和第二金属层140之间的绝缘,并且还提供第一金属层120的单独金属区域121、122和123之间的绝缘。IMD层130进一步包括两个漏斗形通孔151和152,其提供第一金属层120和第二金属层140之间的电连接。特别地,漏斗形通孔151和152连接第二金属层140与第一金属层120的金属区域122。金属区域121、122和123以及第二金属层140和漏斗形通孔151和152由铝(Al) 制成。特别地,将在以下详细地解释,由于系统的尺寸,并且特别由于第一金属层120的金属区域121、122和123之间的间距测量为1 μ m或更多的事实,通孔151和152是漏斗形的并且从而可以用Al填充。以下,将描述用于制造图1中所示的结构的方法。
通过溅射在PMD层110上沉积Al膜并且随后通过利用干蚀刻处理图案化该膜形成第一金属层120。采用图案化处理以形成单独金属区域121、122和123。为了形成IMD层130,采用化学汽相沉积(CVD)以形成二氧化硅(SiO2)层131。 特别地,二氧化硅层131通过所谓的TEOS氧化物(即,通过热TEOS-CVD处理获得的SiO2, 其中,正硅酸乙酯(TEOS)被用作SiO2的来源)形成。如图中所示,TEOS不仅在金属区域 121、122和123之上生长,而且在这些区域之间的间隙中生长。然而,由于这些间隙的存在, TEOS层131不是光滑的,但是其呈现跟随金属区域121、122和123的轮廓的阶梯结构。为此,执行旋涂玻璃(SOG)平面化处理,以填充由与金属区域121、122和123之间的间隙对应的TEOS层131形成的空隙132,并且使电介质的上表面平滑。特别地,根据SOG技术,以液体形式施加层间介电材料,以在不导致气孔的情况下填充窄空间。该处理包括用于获得厚度均勻性的旋转和用于硬化膜的固化。最后,执行回蚀处理,以使TEOS层131和SOG区域 132的上表面平滑,并且使它们水平(level),以获得用于沉积第二介电层133的平滑表面。第二介电层133通过TEOS-CVD处理形成,使得类似于层131,层133也由TEOS氧化物形成。这里,连接通孔151和152形成在金属间介电层130中。特别地,连接通孔151和 152打开通过与第一金属层120的金属区域122对应的TEOS层133和131。通孔的位置和尺寸通过合适掩模创建。连接通孔151和152被制成如图1所示的漏斗形,以用Al容易地填充它们。特别地,通孔151和152的漏斗形状通过Al防止形成气孔、接缝和/或其他缺陷大大改善了填充。在半导体技术领域中,漏斗形通孔还被指具有酒杯形侧壁的通孔,并且用于制造其的工艺可以称为酒杯蚀刻工艺。基本上,这些通孔包括与漏斗的嘴(或者容纳酒杯中的酒的碗状)对应的上部宽部分和与漏斗的输出部分(或者酒杯的脚)对应的下部窄部分。漏斗形通孔(诸如,图1中所示的通孔151和152)通过两步蚀刻工艺制造IMD层的上部分通过各向同性蚀刻处理蚀刻,同时IMD层的下部分通过各向异性蚀刻处理蚀刻。 特别地,各向同性蚀刻处理允许形成漏斗的上部宽部分。漏斗151和152的上部宽部分分别包括侧壁151a和151b以及15 和152b,呈现低倾斜度。各向异性蚀刻处理允许形成漏斗的下部窄部分。漏斗151和152的下部窄部分分别包括陡峭侧壁151c和151d以及152c 和152d。由于与金属区域122对应的IMD层130通过包括TEOS氧化物的第一介电层131 以及包括TEOS氧化物的第二介电层132形成,所以各向同性蚀刻处理和各向异性蚀刻处理在TEOS氧化物上执行。为此,各向同性蚀刻步骤和各向异性蚀刻步骤的结合允许形成呈现规则漏斗形状的轮廓分明的通孔。这里,进一步采用金属沉积用于填充通孔并且用于形成第二金属层140与第一金属层120的电接触。特别地,钛(Ti)首先作为衬里材料被沉积在通孔151和152的侧壁上, 并且作为粘合材料被沉积在TEOS层133的上表面上。最后,沉积Al,以填充通孔并且形成第二金属层140。图1中所示的系统的结构和尺寸与SOG平面化处理和用Al填充的漏斗形通孔的形成兼容。特别地,由于第一金属层120的金属区域121、122和123之间的间距测量为1 μ m 或更多,它们可以通过TEOS氧化物(层131)和SOG介电材料(体积13 填充。从而,通孔151和152穿过双层TEOS氧化物(层133和131),使得通过包括以上描述的各向同性步骤和各向异性步骤的两步蚀刻处理容易地制成漏斗形状。图2示意性地显示用于具有亚微米间距的系统的多级互连结构的实例。特别地, 图2中所示的系统包括PMD层210、第一金属层220、IMD层230、以及第二金属层240。第一金属层220由Al制成,并且其包括三个单独金属区域221、222和223。金属区域221和 222之间的间距和金属区域222和223之间的间距测量为小于1 μ m。由于这些间距测量为小于1 μ m,所以不可能通过TEOS氧化物填充它们。特别地, TEOS氧化物不适于填充这种窄空间,这是因为其导致形成不可接受等级的气孔和缺陷。为此,TEOS氧化物由HDP氧化物(即,通过高密度等离子体(HDP)沉积沉积的SiO2)代替。如在本领域中已知的,HDP处理允许填充窄空间,诸如图2中所示的区域221、222和223之间的间距,其具有可接受等级的气孔和缺陷。从而,IMD层230的第一介电层231通过HDP氧化物形成。通过TEOS氧化物的第二介电层232的CVD沉积和该层的上表面的化学机械抛光(CMP)处理执行平面化。如可以从图2看出,层232的TEOS氧化物填充与金属区域221、222和223之间的间距对应的HDP 层231的凹坑,并且为上部光滑表面提供第二金属层240的进一步沉积。图2中所示的系统呈现电连接第二金属层240和第一金属层220的金属区域222 的三个通孔251、252和253。如可以从图中看出,通孔251、252和253不是漏斗形的。正相反,它们呈现具有倾斜度为85°或更多的陡峭侧壁251a、251b、252a、252b、253a、253b的类似锥台形状。通孔251、252和253在这种情况下不制成漏斗形主要有两个原因。第一个原因涉及要求形成漏斗形通孔的空间。如例如将图1和图2进行比较可以清楚地看出,漏斗形通孔151和152的上部要求比类似锥台通孔251、252和253的上部要求更多空间。从而,优选类似锥台通孔以减少器件的整体尺寸。第二个更重要的原因涉及图2中所示的系统的IMD层230的结构与形成漏斗形通孔所必须的两步蚀刻处理不兼容。特别地,为了形成通过IMD层230的漏斗形通孔,必须执行通过TEOS层232和HDP层231的两步蚀刻处理。可以观测出,两步蚀刻处理的各向同性步骤导致形成呈现大量缺陷的不规则和不可靠结构。这特别是由于在为形成漏斗形通孔的上部宽部分的各向同性蚀刻处理期间TEOS层232和HDP层231的不同蚀刻率导致的。而且,通过各向同性蚀刻处理蚀刻的区域中的TEOS层232和HDP层231之间的界面的存在是关键的,这是因为该区域在引起不可控制地形成缺陷和不规则性的各向同性蚀刻处理期间经历不期望的行为。在通孔的结构中形成不规则性和缺陷是不希望的,这是因为其可能导致电气故障,并且通常导致不可靠的器件。在具有图2中所示的结构(包括HDP氧化物的第一介电层231和TEOS氧化物的第二介电层232)的IMD层230中形成的通孔通过产生陡峭侧壁并且最终形成类似锥台通孔的单步各向异性蚀刻处理制造。由于这些通孔的形状,它们可以不用Al填充。特别地,用Al填充类似锥台通孔可能引起形成不可接受等级的缺陷,诸如气孔或接缝。为此,通孔251、252和253用钨(W)填充。特别地,Ti或氮化钛(TiN)的衬里层首先形成在通孔的陡峭侧壁上,并且最终用W填充通孑L。在用于填充通孔的W沉积之后,执行回蚀处理或化学机械抛光处理,以在形成第二金属层240之前平面化系统的上表面。第二金属层240通过在沉积Ti粘合层之后沉积Al形成。虽然由于系统(诸如图2中所示的系统)保证高度最小化而被广泛地采用,但是它们仍然存在一些问题和缺陷。特别地,用W填充的通孔的电阻高于用Al填充的通孔的电阻的10-15倍。从而,当高电流流过高电阻通孔时,消耗高功率并且增加系统的温度,使得系统损害或破坏的危险非常高。例如,这是双极-CM0S-DM0S(BCD)器件的情况,其中,必须保证非常低的顶部通孔阻抗。实际上,可以采用这些器件用于音频功率放大器,其中,必须保证对短路测试的鲁棒性。在这些极限条件下,在短时间(约Ims)内在器件中流动非常高的电流(甚至为100A等级),直到大电容器被充电,并且如果通孔呈现非常高的阻抗,则可能消耗非常高的功率。由于所产生的热,这可能导致电子组件的损坏。从而,希望提供一种允许克服这些问题的用于形成多级互连结构的方法。特别地, 希望甚至为在至少一个导电层中呈现亚微米间距的器件提供一种形成包括适于用Al填充的漏斗形通孔的多级互连结构的方法。

发明内容
本发明涉及用于制造用于半导体器件的多级互连结构的方法和用于半导体器件的多级互连结构。本发明基于提供具有通过高密度等离子体沉积沉积的介电材料层和具有至少一个漏斗形连接通孔的多级互连结构的思想,其中,漏斗形连接通孔的上部宽部分完全打开而通过单一种类的介电材料。通过高密度等离子体沉积法沉积的介电材料层的存在允许均勻地填充第一导电层的窄空间,即使这些空间在亚微米范围内。而且,提供至少一个漏斗形连接通孔的思想允许甚至在存在包括通过高密度等离子体沉积法沉积的介电材料的介电层的情况下获得具有定义的、规则轮廓的连接通孔,其中,漏斗形连接通孔的上部宽部分完全打开而通过单一种类的介电材料。漏斗形连接通孔可以用低阻抗金属和/或金属合金(诸如,例如Al或Al:Si或Al:Cu合金)填充,使得最小化器件中的功率消耗。从而,根据本发明的实施例,提供了一种用于制造用于半导体器件的多级互连结构的方法,其包括以下步骤提供适于使第一导电层与第二导电层分离的金属间介电层,包括通过高密度等离子体沉积沉积第一介电层;打开通过所述金属间介电层的至少一个漏斗形连接通孔,其中,所述漏斗形连接通孔的上部宽部分完全打开通过单一种类的介电材料。根据本发明的进一步实施例,提供了一种用于制造用于半导体器件的多级互连结构的方法,其中,漏斗形连接通孔的上部宽部分和下部窄部分被完全蚀刻而通过第一介电层。从而,漏斗形连接通孔被完全蚀刻通过由高密度等离子体沉积法沉积的单层介电材料, 并且通孔的轮廓是规则的,并且呈现少量缺陷和不规则性。根据本发明的进一步实施例,提供了一种用于制造用于半导体器件的多级互连结构的方法,其进一步包括在第一介电层上通过高密度等离子体沉积沉积第二介电层,并且打开通过第一介电层和第二介电层的漏斗形连接通孔,使得漏斗形连接通孔的上部宽部分和下部窄部分完全打开而通过由高密度等离子体沉积法沉积的介电材料。通过高密度等离子体沉积而沉积的两层介电材料的存在允许消除关于多级互连结构的部件的横向尺寸的约束,这是因为通孔可以例如制成甚至接近多级互连结构的第一导电层的导电区域之间的间距。特别地,通过高密度等离子体沉积法沉积的第二介电层的材料允许平面化第一介电层。同时,漏斗形连接通孔被完全蚀刻通过由高密度等离子体沉积法沉积的介电材料,并且通孔的轮廓是规则的并且呈现少量缺陷和不规则性。根据本发明的进一步实施例,提供了一种用于制造用于半导体器件的多级互连结构的方法,进一步包括在第一介电层上沉积中间介电层;在中间介电层和第一介电层上沉积第二介电层,其中,第二介电层的厚度是使得漏斗形连接通孔的上部宽部分被完全打开通过第二介电层。在第一介电层上的两个介电层的存在允许制造完全通过第二介电层的漏斗形连接通孔的上部宽部分,使得通孔的轮廓是规则的并且呈现少量缺陷和不规则性。 而且,三层介电材料的存在允许消除对多级互连结构的部件的横向尺寸的约束,这是因为通孔可以被制造为例如甚至接近多级互联结构的第一导电层的导电区域之间的间距。根据本发明的进一步实施例,提供了一种制造用于半导体器件的多级互连结构的方法,其中,在沉积中间介电层之后执行化学机械抛光,并且其中,化学机械抛光的终点是在所沉积的第一介电层的上层之下的层,使得第二介电层沉积成与第一介电层和中间介电层直接接触。从而,中间介电层例如被限制在与第一导电层的导电区域之间的间距对应的区域中。从而,漏斗形连接通孔的上部宽部分被完全挖掘通过第二介电层,并且漏斗形连接通孔的下部窄部分被挖掘通过第二介电层并且通过第一介电层。通孔的轮廓是规则的并且呈现少量缺陷和不规则性。根据本发明的进一步实施例,提供了一种制造用于半导体器件的多级互连结构的方法,其中,中间介电层和第二介电层通过化学汽相沉积沉积。从而,减少了器件的制造成本。根据本发明的进一步实施例,提供了一种制造用于半导体器件的多级互连结构的方法,其中,第一导电层包括两个或更多单独导电区域,其中,单独导电区域之间的间距的宽度测量(measure)为Iym或更少。从而,可以实现高度最小化等级。根据本发明的进一步实施例,提供了一种制造用于半导体器件的多级互连结构的方法,其中,中间介电层包括二氧化硅SiO2。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,互连结构包括第一导电层、第二导电层和位于第一导电层和第二导电层之间的金属间介电层, 其中,金属间介电层包括第一介电层,第一介电层包括通过高密度等离子体沉积沉积的介电材料,第一介电层面对第一导电层,并且其中,金属间介电层进一步包括用于将第一导电层连接至第二导电层的至少一个漏斗形连接通孔,其中,漏斗形连接通孔的上部宽部分被完全容纳在单一种类的介电材料中。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,其中, 至少一个漏斗形连接通孔的上部宽部分和下部窄部分被完全地容纳在第一介电层中。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,进一步包括包括通过高密度等离子体沉积沉积并且与第一介电层直接接触的介电材料的第二介电层,其中,至少一个漏斗形连接通孔被打开通过第一介电层和第二介电层,使得漏斗形连接通孔的上部宽部分和下部窄部分被完全地容纳在通过高密度等离子体沉积沉积的介电材料中。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,进一步包括直接与第一介电层接触的中间介电层和直接与第一介电层和中间介电层接触的第二介电层,其中,所述第二介电层的厚度是使得漏斗形连接通孔的上部宽部分被完全地容纳在第二介电层中。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,其中, 中间介电层和第二介电层包括通过化学汽相沉积沉积的介电材料。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,其中, 所述第一导电层包括两个或更多单独导电区域,其中,单独导电区域之间的间距的宽度测量为Ιμπι或更少。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,其中, 中间介电层包括二氧化硅SiO2。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,其中, 至少一个漏斗形连接通孔用Al、Al Cu合金或Al Si合金填充。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,其中, 至少一个漏斗形连接通孔的侧壁用内衬材料层(例如,Ti或TiN)覆盖。根据本发明的进一步实施例,提供了一种用于半导体器件的多级互连结构,其中, 第一导电层和第二导电层中的至少一个包括Al、Al Cu合金或Al Si合金中之一。根据本发明的进一步实施例,提供了一种半导体器件,包括根据本发明的多级互连结构。根据本发明的进一步实施例,半导体器件包括双极-CM0S-DM0S (B⑶)器件。


图1示意性地示出根据现有技术的用于呈现间距为Iym或更多的系统的多级互连结构;图2示意性地示出根据现有技术的用于呈现亚微米间距的系统的多级互连结构;图3是示意性地示出根据本发明的实施例的多级互连结构;图4是示意性地示出根据本发明的进一步实施例的多级互连结构;图5Α示意性地示出根据本发明的进一步实施例的多级互连结构;图5Β示意性地示出图5Α中所示的多级互连结构的放大详情。
具体实施例方式以下,通过参考所披露的图中示出的特定实施例描述本发明。然而,本发明不限于在以下详细说明中描述和图中所示的特定实施例。而是,所描述的实施例简单地举例说明具有由权利要求限定的范围的本发明的多个方面。本发明的进一步修改和改变对于本领域技术人员来说是清楚的。从而,本说明必须被认为包括由权利要求限定的范围的本发明的所有所述修改和/或改变。 图中的相应元件通过类似参考数字简单地示出。而且,以下,其中没有不同地指定,水平方向是半导体器件的主表面的方向。从而, 垂直方向是垂直于半导体器件的表面的方向。而且,措词“漏斗形通孔”在本领域中被用于指示还被称为“具有酒杯形侧壁的通孔”的通孔。图3示意性地示出根据本发明的实施例的多级互连结构。CN 102237303 A
说明书
7/14 页系统包括基板层310、第一导电层320、金属间介电层(IMD) 330和第二导电层340。基板层310可以包括用于使第一导电层320与位于下面的任何种类的层绝缘的介电层。例如,基板层310可以包括在图中未示出的系统的有源器件的上层和第一导电层320 之间提供电绝缘的金属沉积前介电(PMD)层。而且,基板层310可以包括在位于下面并且在图中未示出的导电层和第一导电层320之间提供绝缘的金属间介电(IMD)层。第一导电层320包括通过间距区域(spacing region)隔离的两个导电区域321和 322。间距区域的横向宽度可以测量为Iym或更多。而且,根据本发明的特定有益实施例, 间距区域的横向宽度可以测量为小于1 μ m。例如,横向间距可以测量为从0. 2至0. 7 μ m。 第一导电层320的厚度可以例如在0.4μπι至Iym的范围内。第一导电层320可以包括例如金属或金属合金。而且,第一导电层320可以包括用于改善与基板层310的粘合的粘合层。粘合层可以包括例如Ti层或TiN层。金属可以包括Al,并且金属合金可以包括Al:Si或Al:Cu合金。金属的沉积可以例如通过溅射技术执行。可替换地,沉积可以通过蒸发技术执行。间距(即,单独导电区域的形成)可以例如通过图案化技术(诸如,干蚀刻技术)执行。在图案化第一导电层320之后,形成IMD层330。首先,形成与第一导电层320的上表面直接接触的第一导电层331。第一介电层 331通过高密度等离子体(HDP)沉积形成。第一介电层331可以包括例如HDP SiO2,即,通过HDP沉积沉积的二氧化硅。通过用于形成第一介电层331的HDP沉积沉积的介电材料完全填充第一导电层320的单独导电区域之间的间距。特别地,HDP沉积处理特别指示用于有效地填充宽度在亚微米范围内的间距。层331还对应于导电区域321和322的上表面生长,以在这些区域之上形成绝缘层。所沉积的介电材料层331的厚度可以例如在0.6μπι到 1. 2μπ 的范围内。由于第一导电层320的导电区域之间的间距的存在,所沉积的介电材料层331的上表面不光滑,但是呈现凹坑。这些凹坑通过进一步沉积介电材料来填充,在进一步沉积介电材料之后进行化学机械抛光处理。特别地,第二介电材料可以通过化学汽相沉积沉积。 例如,介电材料可以包括TEOS氧化物,即,通过热TEOS-CVD处理的SiO2,其中,正硅酸乙酯 (TEOS)用作SiO2的来源。TEOS层通过CVD被沉积在第一介电层331上。在TEOS沉积之后,执行化学机械抛光,使得从第一导电层320的导电区域之一的上表面测量的IMD层的最终厚度低于从第一导电层320的导电区域之一的上表面测量的所沉积的第一 HDP介电层331的厚度。从而, 如图3中清楚地看出,在CMP之后,IMD层330包括面对第一导电层320的第一介电层331 和面对第二导电层340的TEOS区域332。而且,TEOS区域332仅对应于第一导电层320的导电区域之间的间距设置。换句话说,根据图3中所示的系统的结构,IMD层330的第一介电层331不仅与第一导电层320接触,而且还与第二导电层340接触。IMD层330的第二介电材料被限制在面对第二导电层340的区域中,但是仅与例如由图3中的区域332所示的第一导电层320的导电区域之间的间距对应设置。由于根据该结构,IMD层330的第二介电材料被限制在与第一导电层320的导电区域之间的间距对应的区域中,所以可以制造完全通过第一介电层331的通孔。特别地,通孔被制造为足够远离第一导电层320的导电区域之间的间距,以完全制造通过第一介电层331。对于宽度测量约为0. 5 μ m至0. 7 μ m的间距,通孔可以被制造成例如与间距的横向距离至少为1. 2μπι。在图3中所示的实例中,导电区域321和322之间的间距具有0. 6 μ m的横向宽度, 并且通孔351与间距的横向距离至少为1. 2μ m。如图3中可以看出,通孔351完全制造为通过IMD层330的第一介电层331。通孔351不与IMD层330的区域332接触。从而,包括各向同性步骤和各向异性步骤的两步蚀刻处理仅对第一介电层331起作用并且形成漏斗形状。特别地,各向同性蚀刻步骤允许形成通孔351的上部侧壁351a和351b。侧壁351a 和351b呈现低倾斜度并且产生漏斗的上部宽部分。由于各向同性蚀刻处理仅作用于通过 HDP沉积沉积的第一介电层331的介电材料,所以抑制了在制造漏斗形通孔的上部宽部分的侧壁期间不规则性和/或缺陷的形成。特别地,由于漏斗形通孔的上部宽部分被完全蚀刻通过单一种类的介电材料(在这种情况下,通过单层HDP介电材料),特别因为介电材料的蚀刻率在各向同性蚀刻处理期间没有差异,所以抑制了不规则性和/或缺陷的形成。各向异性蚀刻步骤允许形成通孔351的下部侧壁351c和351d。侧壁351c和351d 是陡峭的,并且产生漏斗的下部窄部分。在形成诸如图3中所示的通孔351的漏斗形通孔之后,通孔可以用导电材料填充。 特别地,通孔的侧壁可以设置有衬里导电材料层,诸如例如Ti或TiN。最终,通孔可以用诸如金属和/或金属合金的导电材料填充。由于通孔是漏斗形的,所以它们可以用例如Al和 /或用Al合金(诸如Al:Si或Al:Cu合金)填充。填充通孔的导电材料可以例如通过溅射和/或蒸发技术被沉积。最终,形成第二导电层340。第二导电层340可以例如为多级互连结构的最上部导电层。第二导电层340可以包括例如由Ti或TiN制成的粘合层,并且保证到IMD层330的上表面的粘合。而且,第二导电层340可以包括金属,诸如,Al和/或金属合金,诸如Al Si 和Al:Cu合金。第二导电层340的形成可以与填充通孔同时执行。例如,在通孔的侧壁上形成衬里材料可以与在IMD层330的上表面上形成粘合层同时执行。而且,通孔的填充可以通过与用于沉积用于第二导电层340的导电材料(诸如,Al或Al合金)相同的处理执行。图3中所示和以上描述的实施例对器件特别有益,其中,最小化的等级是无关的。 例如,在通孔被制造为具有0.8μπι的最大上部宽度并且离第一导电层的导电区域之间的间距至少1. 2 μ m的横向距离的情况下,所述导电区域具有3. 2 μ m的最小横向宽度。图4示意性地示出根据本发明的进一步实施例的多级互连结构。该系统包括基板层410、第一导电层420、金属间介电层(IMD)430和第二导电层 440。基板层410可以包括用于使第一导电层420与位于之下的任何类型的层绝缘的介电层。例如,基板层410可以包括在系统的有源器件的上层和第一导电层420之间提供电绝缘的金属沉积前介电(PMD)层。而且,基板层410可以包括在位于下方并且在图中未示出的导电层和第一导电层420之间提供绝缘的金属间介电(IMD)层。第一导电层420包括单个导电区域421。然而,第一导电层420可以包括两个或更多单独导电区域。导电区域通过横向宽度可以调整为Iym或更多的间距隔离。而且,根据本发明的特定有益实施例,间距的横向宽度可以测量为小于lym。例如,横向间距可以从
0.2μπι调整至0. 7μπι。第一导电层420的厚度例如可以在从0. 4 μ m到1 μ m的范围内。第一导电层420可以包括例如金属或金属合金。而且,第一导电层420可以包括用于改善与基板层410的粘合的粘合层。粘合层可以包括例如Ti层或TiN层。金属可以包括Al,并且金属合金可以包括Al:Si或Al:Cu合金。金属的沉积可以例如通过溅射技术执行。可替换地,沉积可以通过蒸发技术执行。间距(即,单独导电区域的形成)可以例如通过溅射技术(诸如,干蚀刻技术)执行。在图案化第一导电层420之后,形成IMD层430。首先,形成与第一导电层420的上表面直接接触的第一介电层431。第一介电层 431通过高密度等离子体(HDP)沉积形成。第一介电层431可以包括例如HDP SiO2, S卩,通过HDP沉积沉积的二氧化硅。通过用于形成第一介电层431的HDP沉积沉积的介电材料完全填充第一导电层420的独立导电区域之间的间距。特别地,HDP沉积处理特别示出用于有效地填充具有在亚微米范围内的宽度的间距。层431还对应于导电区域421的上表面生长,以在该区域之上形成绝缘层。所沉积的介电材料层431的厚度可以例如在0. 6 μ m至
1.2μπ 的范围内。由于第一导电层420的导电区域之间的间距的存在,所沉积的介电材料层431的上表面不光滑,而是存在凹坑。这些凹坑通过沉积介电材料之后进行化学机械抛光处理来填充。特别地,第二介电材料可以通过HDP沉积沉积,以形成第二介电层432。例如,介电材料可以包括HDP氧化物,即,通过高密度等离子体沉积获得的氧化物。HDP氧化物可以包括例如HDPSi02。所沉积的第二介电层432的厚度可以在例如从0.6μπι到1.2μ的范围内。第二介电材料的沉积之后进行化学机械抛光,以使该层的上表面平滑。在CMP 之后,从第一导电层420的导电区域的上表面测量的IMD层430的总厚度可以在例如从 0. 7μπ 至Ij Ιμ 的范围内。从而,IMD层430包括包含通过高密度等离子体沉积沉积的第一介电材料并且面对第一导电层420的第一介电层431和包含通过高密度等离子体沉积沉积的第二介电材料并且面对第二导电层440的第二介电层432。换句话说,图4中所示的结构的IMD层430包括两个介电层,这两个介电层包括通过HDP沉积形成的材料。由于IMD层430的第一和第二介电层431和432分别包括通过HDP沉积形成的介电材料的该结构,可以制造完全通过具有相同物理化学性质的介电材料的连接通孔。特别地,包括各向同性步骤和各向异性步骤的两步蚀刻处理先作用与HDP层432并且然后作用于HDP层431,并且产生漏斗形状。特别地,各向同性蚀刻步骤允许形成通孔451的上部侧壁451a和451b以及通孔 452的上部侧壁452a和452b。侧壁451a、451b、452a和452b呈现低倾斜度并且产生漏斗的上部宽部分。由于各向同性蚀刻处理仅作用在HDP沉积的介电材料上,所以抑制了在制造漏斗形通孔的上部的侧壁期间不规则性和/或缺陷的形成。特别地,如在图4的示意性表示中可以看出,侧壁451a、451b、452a和452b包括第二介电层432的一部分和第一介电层431的一部分。然而,由于第二介电层和第一介电层通过由高密度等离子体沉积沉积的介电材料形成,使得各向同性蚀刻处理以相同方式作用在两种材料上,所以这些侧壁不存在缺陷。特别地,由于漏斗形通孔的上部宽部分被完全蚀刻通过单一种类的介电材料(在这种情况下,通过双层HDP介电材料),所以抑制了不规则性和/或缺陷的形成。特别地,在各向同性蚀刻处理期间,在第一介电层431的材料的蚀刻率和第二介电层432的材料的蚀刻率之间不存在差异。各向异性蚀刻步骤允许形成通孔451的下部侧壁451c和451d以及通孔452的下部侧壁452c和452d。侧壁451c、451d、452c和452d是陡峭的并且产生漏斗的下部窄部分。在形成漏斗形通孔(诸如,图4中所示的通孔451和45 之后,通孔可以通过导电材料填充。特别地,通孔的侧壁可以设置有衬里导电材料层,诸如例如Ti或TiN。最后, 通孔可以用导电材料(诸如,金属和/或金属合金)填充。由于通孔是漏斗形的,所以它们可以例如用Al和/或Al合金(诸如,Al:Si或Al:Cu合金)填充。填充通孔的导电材料可以例如通过溅射和/或蒸发技术沉积。最终,形成第二导电层440。第二导电层440可以例如是多级互连结构的最上部导电层。第二导电层440可以包括例如由Ti或TiN制成并且保证到IMD层430的上表面的粘合的粘合层。而且,第二导电层440可以包括金属,诸如Al和/或金属合金,诸如Al:Si 和Al:Cu合金。第二导电层440的形成可以与填充通孔同时执行。例如,在通孔的侧壁上形成衬里材料可以与在IMD层430的上表面上形成粘合层同时执行。而且,通孔的填充可以通过被用于沉积用于第二导电层440的导电材料(Al或Al合金)的相同处理执行。由于图4中所示的结构的IMD层430包括通过HDP沉积形成的两个邻近介电层, 所以不存在对系统的横向尺寸的约束。特别地,通孔不需要被制成离第一导电层的导电区域之间的间距至少特定最小横向距离。从而,图4中所示的多级互连结构的架构对于器件 (其中最小化的等级是无关的)尤其有利。特别地,图4中所示的多级互连结构的架构可与例如用于第一导电层的导电区域的最大横向宽度为2μπι或更小的器件的高度小型化等级兼容。图5Α和图5Β示意性地示出根据本发明的进一步实施例的多级互连结构。该系统包括基板层510、第一导电层520、金属间介电层(IMD) 530和第二导电层 540。基板层510可以包括用于使第一导电层520与位于下方的任何类型的层绝缘的介电层。例如,基板层510可以包括在系统的有源器件的上层和第一导电层520之间提供电绝缘的金属沉积前介电(PMD)层。而且,基板层510可以包括在位于下方并且在图中未示出的导电层和第一导电层520之间提供绝缘的金属间介电(IMD)层。第一导电层520包括三个单独导电区域521、522和523。然而,第一导电层520可以包括任何数量的单独导电区域。导电区域可以通过横向宽度可以测量为Iym或更多的间距隔离。而且,根据本发明的特定有益实施例,间距的横向宽度可以测量为小于ι μ m。例如,横向间距可以从0. 2μπι调整至0. 7μπι。第一导电层520的厚度可以在例如从0. 4 μ m 到Ιμπι的范围内。第一导电层520可以包括例如金属或金属合金。而且,第一导电层520可以包括用于改善与基板层510的粘合的粘合层。粘合层可以包括例如Ti层或TiN层。金属可以包括Al,并且金属合金可以包括Al:Si或Al:Cu合金。金属的沉积可以例如通过溅射技术执行。可替换地,沉积可以通过蒸发技术执行。间距(即,单独导电区域的形成)可以例如通过图案化技术(诸如,干蚀刻技术)执行。
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在图案化第一导电层520之后,形成IMD层530。首先,形成与第一导电层520的上表面直接接触的第一介电层531。第一介电层 531通过高密度等离子体(HDP)沉积形成。第一介电层531可以包括例如HDP SiO2,即,通过HDP沉积沉积的二氧化硅。通过HDP沉积沉积用于形成第一介电层531的介电材料完全填充第一导电层520的单独导电区域之间的间距。特别地,HDP沉积处理特别示出用于有效地填充宽度在亚微米范围内的间距。层531还对应于导电区域521、522和523的上表面生长,以在这些区域之上形成绝缘层。通过高密度等离子体沉积所沉积的介电材料层531的厚度可以例如在0. 6μπι到1.2μπι的范围内。由于第一导电层520的导电区域之间的间距的存在,所沉积的介电材料层531的上表面不光滑,但是呈现凹坑。换句话说,所沉积的第一介电材料层531的上表面存在与第一导电层520的导电区域对应的突起和与该导电区域之间的间距对应的凹坑。包括突起和凹坑的该结构可以通过在进一步沉积介电材料之后进行化学机械抛光处理来弄平。特别地,介电材料可以通过CVD沉积来沉积,以形成中间介电层532。例如,介电材料可以包括TEOS氧化物,即,通过TEOS-CVD处理获得SiO2,其中,正硅酸乙酯(TE0Q被用作S^2的来源。所沉积的中间介电层532的厚度可以在例如如从所沉积的第一介电材料层531的上表面测量的从0. 5 μ m到0. 8 μ m的范围内。化学机械抛光可以在中间介电材料的沉积之后,以使该层的上表面平滑。执行CMP 处理,使得该CMP处理之后获得的介电结构呈现平滑的上表面,并且包括与在第一导电层 520的导电区域之间的间距对应的由化学汽相沉积沉积的介电材料的区域。CMP处理的终点可以选择在所沉积的第一介电层531的上表面之下的层。这样,在CMP处理之后形成的介电结构的上表面是平滑的。而且,与第一导电层520的导电区域对应的在CMP处理之后形成的介电结构的上表面对应于第一介电层531的上表面。相反地,与第一导电层520的导电区域之间的间距对应的在CMP处理之后形成的介电结构的上表面对应于中间介电层532 的上表面。从而,如果随后的层被沉积在系统上,则该层将与第一介电层531和中间介电层 532直接接触。例如,在沉积厚度约为0.6μπι至1.2μπι并且呈现凸起和凹坑的第一介电材料层 531以及从第一介电材料层531的上表面测量的厚度约为0.5μπι至0.8μπι的中间介电层 532之后,可以执行CMP以获得包括第一介电层531和中间介电层532并且从导电区域521、 522和523的上表面测量的总厚度约为0. 4 μ m至0. 5 μ m的介电结构。在CMP处理之后,第二介电层533被沉积在系统上。第二介电层533可以通过CVD 沉积。例如,介电材料可以包括TEOS氧化物,即,通过热TEOS-CVD处理获得的SiO2,其中, 正硅酸乙酯(TEOS)被用作SW2的来源。如上所述,第二介电层533的下表面与第一介电层531的上表面以及中间介电层 532的上表面直接接触。选择第二介电层533的厚度,以允许完全在该第二介电层533中挖取漏斗形连接通孔的上部宽部分,如以下详细描述的。所沉积的第二介电层532的厚度可以在例如从0.6μπι至0.7μπι的范围内。在这种情况下,在沉积第二介电层533之后,从第一导电层520的导电区域的上表面测量的IMD 层530的总厚度在Ι.Ομπι到1.2μπι的范围内。
以上描述的处理特别有益。第一介电层531的沉积允许有效地填充第一导电层的单独导电区域之间的窄间距。中间介电层532的沉积允许填充形成在第一介电层531中的凹坑。在沉积中间介电层532之后执行的CMP处理允许获得用于沉积第二介电层533的平滑表面。第二介电层533的沉积被设计成使得该层的厚度适于在该层中完全挖取漏斗形导电通孔的上部宽部分。中间介电层532和第二介电层533通过CVD沉积的本发明的实施例特别有益,这是因为CVD处理比例如HDP处理便宜,所以降低制造成本。沉积中间介电层532之后进行CMP处理并且沉积第二介电层533允许克服可能出现的一系列缺陷,例如,通过CVD在通过HDP沉积的第一介电层531上沉积单个介电层引起的。为了填充在所沉积的第一介电层531中形成的凹坑并且提供足够厚度以穿过其完全挖掘漏斗形通孔的上部宽部分,事实上,这必须通过CVD在第一介电层531上沉积厚度至少为 2-2.5μπι的单层。从而,CVD沉积处理将变得昂贵并且耗时。而且,将必须穿过具有很高总厚度的IMD层挖掘漏斗形通孔。从而,通孔的纵横比将增加,致使它们的填充更加复杂。增加通孔的横向尺寸以保持它们的纵横比低将势必会增加系统总体尺寸。而且,由于IMD层的总厚度,形成漏斗形通孔所要求的两步蚀刻处理将是耗时的和昂贵的。而且,两步蚀刻处理的长的持续时间要求用于处理本身的掩模的厚度增加,从而增加了成本和制造掩模所要求的时间,并且使可通过蚀刻处理实现的分辨率恶化。根据本发明的特定实施例,在中间介电层532的第一介电层531上沉积之后进行CMP并沉积第二介电层533能够克服这些缺陷。图5Α和图5Β中所示的架构的IMD层530包括包括通过高密度等离子体沉积而沉积的第一介电材料并且面对第一导电层520的第一介电层531、包括通过化学汽相沉积而沉积的第二介电材料并且面对第二导电层540的第二介电层533、以及通过化学汽相沉积而沉积并且在第一介电层531和第二介电层533之间的中间介电层532。特别地,在与第一导电层520的导电区域之间的间距对应的IMD层的区域中,中间介电层532被插入到第一介电层531和第二介电层533之间。相反地,在第一导电层的导电区域521、522和523 的上表面之上的区域中,IMD层530的结构呈现通过HDP沉积而沉积的介电材料的薄层531 和通过CVD沉积而沉积的介电材料的厚层533。薄层531和厚层533与这些区域直接接触。 例如,薄层531可以具有从导电区域521、522和523的上表面开始测量的0. 4μπι至0. 5μπι 的厚度,并且厚层533可以具有从薄层531的上表面开始测量的0. 6 μ m至0. 7 μ m的厚度。由于图5中所示的IMD层530的结构包括与包括通过HDP沉积而沉积的介电材料的薄层531和通过CVD沉积而沉积的介电材料的厚层533的第一导电层520的导电区域对应的区域,所以可以制造具有类似漏斗形状的连接通孔。特别地,与第一介电层531直接接触的区域中(即,在与第一导电层520的导电区域对应的区域中)的第二介电层533的厚度使得两步蚀刻处理的各向同性步骤仅作用于完全由通过CVD沉积而沉积的介电材料制成的第二介电层533。从而,抑制了在各向同性步骤期间缺陷和不规则性的形成。特别地, 由于漏斗形通孔的上部宽部分被完全蚀刻而通过单一种类的介电材料(在这种情况下,通过单层CVD介电材料),特别是由于在各向同性蚀刻处理期间不产生介电材料的蚀刻率的差异,所以抑制了不规则性和/或缺陷的形成。参考图5A,各向同性蚀刻步骤允许形成通孔551的上部侧壁551a和551b、通孔 552的上部侧壁552a和552b以及通孔553的上部侧壁553a和553b。侧壁551a、551b、552a.552b.553a和55 呈现低倾斜度并且产生漏斗的上部宽部分。因为这些上部侧壁完全形成在IMD层530的第二介电层553中,所以这些上部侧壁不呈现不规则性和/或缺陷。各向异性蚀刻步骤允许形成通孔551的下部侧壁551c和551d、通孔552的下部侧壁 552c 和 552d 以及通孔 553 的下部侧壁 553c 和 553d。侧壁 551c、551d、552c、552d、553c 和553d是陡峭的并且产生漏斗的下部窄部分。这些侧壁可以被形成为通过第一介电层531 的整个厚度或者通过第二介电层533的一部分和第一介电层531的整个厚度。然而,由于这些侧壁通过两步蚀刻处理的各向异性步骤形成,所以抑制了缺陷和/或不规则性的形成。在形成诸如图5A中所示的通孔551、552和553的漏斗形通孔之后,通孔可以用导电材料填充。特别地,通孔的侧壁可以设置有衬里导电材料层,诸如例如Ti或TiN。最终, 通孔可以用诸如金属和/或金属合金的导电材料填充。由于通孔是漏斗形的,所以它们可以例如用Al和/或Al合金(诸如,Al: Si或Al: Cu合金)填充。填充通孔的导电材料可以例如通过溅射和/或蒸发技术沉积。最后,形成第二导电材料M0。第二导电层540可以例如为多级互连结构的最上部导电层。第二导电层540可以包括例如由Ti或TiN制成的粘合层,并且该粘合层保证到 IMD层530的上表面的粘着。而且,第二导电层540可以包括金属,诸如,Al和/或金属合金,诸如Al:Si和Al:Cu合金。第二导电层MO的形成可以与填充通孔同时执行。例如,在通孔的侧壁上形成衬里材料可以与在IMD层530的上表面上形成粘合层同时执行。而且, 通孔的填充可以通过与用于沉积用于第二导电层540的导电材料(诸如,Al或Al合金)相同的处理执行。由于图5A和图5B中所示的多级互连结构的架构,所以不存在对系统的横向尺寸的约束。特别地,通孔不需要被制成离第一导电层的导电区域之间的间距至少特定最小横向距离。从而,图5A和图5B所示的多级互连结构的架构对器件(其中,最小化的等级是无关的)特别有益。特别地,图5A和图5B中所示的多级互连结构的架构与例如用于第一导电层的导电区域的最大横向宽度是2 μ m或更少的器件的高度小型化等级兼容。而且,由于图5A和图5B中所示的多级互连结构的架构涉及通过HDP沉积而沉积的单个介电层,所以降低了制造成本。根据本发明,提供了形成多级互连结构的方法,其保证形成高质量漏斗形连接通孔。特别地,由本发明提供的漏斗形通孔的轮廓是规则的并且呈现非常少量的缺陷和不规则性。从而,设置有根据本发明的多级互连结构的器件是可靠的并且呈现很好的电子性能。 而且,本发明提供具有漏斗形连接通孔的多级互连结构,而没有对第一导电层的导电区域之间的间距的宽度的约束。特别地,根据本发明,漏斗形连接通孔还被提供用于导电区域之间的间距的宽度在亚微米范围(例如,0.6μπι或更少)内的架构。由于类似漏斗的形状,通孔可以容易地用低阻抗金属(诸如,Al)填充,使得甚至在短时间内存在流过系统的高电流的情况下,也可以最小化功率消耗。从而,最小化由于系统过热导致的损害和/或破坏的危险。即使关于以上披露的实施例描述了本发明,本领域技术人员也应该清楚,在不脱离本发明的保护对象和范围的情况下,根据以上描述的教导并且在所附权利要求的范围内可以实现本发明的多种修改、改变和改进。例如,可以实现第一导电层包括任何数量的单独导电区域的多级互连结构。而且,可以实现任何数量的漏斗形连接通孔。特别地,第一导电层的导电区域到第二导电层的导电区域之间的连接可以通过单个漏斗形通孔或者通过多于一个相邻漏斗形通孔来执行。通孔的位置和尺寸通过采用例如被适当图案化的掩模的已知技术来确定。而且,根据本发明的多级互连结构可以被用于多种半导体器件,诸如双极-CM0S-DM0S BCD器件或其他类型的器件。另外,本领域技术人员熟悉的那些区域在此未描述,以不必要地模糊所描述的发明。从而,本发明不限于上述实施例,而是仅通过所附权利要求的保护范围限制。
权利要求
1.一种用于制造用于半导体器件的多级互连结构的方法,包括以下步骤提供适于使第一导电层(320 ;420 ;520)与第二导电层(340 ;440 ;540)分离的中间介电层(330 ;430 ;530),包括通过高密度等离子体沉积来沉积第一介电层(331 ;431 ;531);打开通过所述金属间介电层(330 ;430 ;530)的至少一个漏斗形连接通孔(351 ;451 ; 551),其中,所述漏斗形连接通孔(351 ;451 ;551)的上部宽部分被完全打开而通过单一种类的介电材料。
2.根据权利要求1所述的方法,其中,所述漏斗形连接通孔(351)的所述上部宽部分和下部窄部分被完全蚀刻通过所述第一介电层(331)。
3.根据权利要求1所述的方法,进一步包括在所述第一介电层G31)上通过高密度等离子体沉积来沉积第二介电层032),并且打开所述漏斗形连接通孔(451)通过所述第一介电层(431)和所述第二介电层032),使得所述漏斗形连接通孔(451)的所述上部宽部分和所述下部窄部分完全打开通过经由高密度等离子体沉积所沉积的介电材料。
4.根据权利要求1所述的方法,进一步包括在所述第一介电层(531)上沉积中间介电层(532);在所述中间介电层(53 和所述第一介电层(531)上沉积第二介电层(533),其中,所述第二介电层(53 的厚度使得所述漏斗形连接通孔(551)的所述上部宽部分完全打开通过所述第二介电层(532)。
5.根据权利要求4所述的方法,其中,在沉积所述中间介电层(53 之后执行化学机械抛光,并且其中,所述化学机械抛光的终点在所沉积的所述第一介电层(531)的上层之下的层,使得所述第二介电层(53 沉积成与所述第一介电层(531)和所述中间介电层(532) 直接接触。
6.根据权利要求4和5中之一所述的方法,其中,所述中间介电层(531)和所述第二介电层(53 通过化学汽相沉积来沉积。
7.根据权利要求1至6中之一所述的方法,其中,所述第一导电层(320;420 ;520)包括两个或更多单独导电区域,其中,所述单独导电区域之间的间距的宽度测量为Iym或更少。
8.根据权利要求1至7中之一所述的方法,其中,所述中间介电层(330;430 ;530)包括二氧化硅Si02。
9.一种用于半导体器件的多级互连结构,所述互连结构包括第一导电层(320 ;420; 520)、第二导电层(340 ;440 ;540)、以及位于所述第一导电层(320 ;420 ;520)和所述第二导电层(340;440力40)之间的金属间介电层(330 ;430 ;530),其中,所述金属间介电层 (330 ;430 ;530)包括第一介电层(331 ;431 ;531),所述第一介电层包括通过高密度等离子体沉积来沉积的介电材料,所述第一介电层(331 ;431 ;531)面对所述第一导电层(320 ; 420 ;520),并且其中,所述金属间介电层(330 ;430 ;530)进一步包括用于将所述第一导电层(320 ;420 ;520)电连接至所述第二导电层(340 ;440 ;540)的至少一个漏斗形连接通孔 (351 ;451 ;551),其中,所述漏斗形连接通孔(351 ;451 ;551)的上部宽部分完全容纳在单一种类的介电材料中。
10.根据权利要求9所述的多级互连结构,其中,所述漏斗形连接通孔(351)的所述上部宽部分和下部窄部分完全容纳在所述第一介电层(331)中。
11.根据权利要求9所述的多级互连结构,进一步包括第二介电层032),所述第二介电层包括通过高密度等离子体沉积沉积并且直接与所述第一介电层G31)接触的介电材料,其中,所述漏斗形连接通孔(451)打开而通过所述第一介电层(431)和所述第二介电层032),使得所述漏斗形连接通孔051)的所述上部宽部分和所述下部窄部分完全容纳在通过高密度等离子体沉积所沉积的介电材料中。
12.根据权利要求9所述的多级互连结构,进一步包括直接与所述第一介电层(531) 接触的中间介电层(532)以及直接与所述第一介电层(531)和所述中间介电层(53 接触的第二介电层(533),其中,所述第二介电层(533)的厚度使得所述漏斗形连接通孔(551) 的所述上部宽部分完全容纳在所述第二介电层(532)中。
13.根据权利要求12所述的多级互连结构,其中,所述中间介电层(532)和所述第二介电层(53 均包括通过化学汽相沉积所沉积的介电材料。
14.根据权利要求9至13中之一所述的多级互连结构,其中,所述第一导电层(320; 420 ;520)包括两个或更多单独导电区域,其中,所述单独导电区域之间的间距的宽度测量为Iym或更少。
15.根据权利要求9至14中之一所述的多级互连结构,其中,所述中间介电层(330; 430 ;530)包括二氧化硅SiO2。
全文摘要
本发明涉及用于形成用于半导体器件的多级互连结构的方法,其中,用于半导体器件的多级互连结构包括设置有漏斗形连接通孔的金属间介电层。根据本发明的方法允许为呈现亚微米间距的系统制造漏斗形连接通孔。本发明的多级互连结构的架构,提供设置有低阻抗连接通孔的可靠设备。
文档编号H01L21/768GK102237303SQ201110107568
公开日2011年11月9日 申请日期2011年4月27日 优先权日2010年4月27日
发明者安东尼奥·迪·佛朗哥, 西尔维奥·克里斯托法洛, 马科·博尼法西奥 申请人:意法半导体股份有限公司
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