专利名称：半导体基板的导电结构以及其制造方法
技术领域：
本发明涉及一种半导体封装工艺，特别涉及一种倒装芯片封装中导电结构 (conductive feature)的构造与制造方法。
背景技术：
倒装芯片(flip chip)在半导体元件的封装领域为一相当关键的技术。一个倒装芯片微电子组件包括将翻转的电子元件直接在如电路板等基板上形成电性连接，以焊锡凸块(solder bump)作为内连线(interconnect)。倒装芯片技术的应用蓬勃发展归因于这项技术与其他封装技术相比，在占用面积、元件效能以及可挠性(flexibility)的应用上皆具优势。然而，标准焊锡凸块工艺仍存在一些缺点。例如聚酰亚胺的剥离(polyimide peeling)现象。污染物及水份可能因此穿透至裸片。此现象将导致组件的良率下降。因此，有必要提出一种改良的导电结构(conductive feature)与其制造方法，使该导电结构拥有强健的电性效能。
发明内容
为了克服现有技术的缺陷，本发明公开一种半导体基板的导电结构。一第一保护层，位于一基板上方。一连接焊盘，位于该第一保护层上方。一第二保护层，位于该连接焊盘以及该第一保护层上方，且该第二保护层有一第一开口以及多个第二开口，其中该第一开口覆于该连接焊盘上方，而上述第二开口将该第一保护层的顶部表面暴露在外。一缓冲层，覆于该第二保护层上方并填充于上述第二开口内部，该缓冲层有一第三开口，与该第一开口重叠并共同将该连接焊盘的一部分暴露在外，其中该第一开口与该第三开口结合后有侧壁。一下金属层覆盖于该第一开口与该第三开口结合的侧壁上，并与该连接焊盘外露的部分接触。一导电结构位于该下金属层上方。本发明还公开了一种半导体基板的导电结构，一基板；一低介电常数介电层，位于该基板上方；一连接焊盘，位于该低介电常数介电层上方；一保护层，位于该连接焊盘以及该低介电常数介电层上方，且该保护层有一第一开口以及多个第二开口，其中该第一开口覆于该连接焊盘上方，而上述第二开口将该第一保护层的顶部表面暴露在外，暴露比例约在0. 2至0. 8之间；一聚酰亚胺层，覆于该保护层上方并填充于上述第二开口内部，该聚酰亚胺层有一第三开口，与该第一开口重叠并形成一具有侧壁的共同开口，并将该连接焊盘的一部分暴露在外；一下金属层覆盖于该共同开口的侧壁上，并与该连接焊盘外露的部分接触；以及一导电结构位于该下金属层上方。本发明还公开了一种形成半导体基板的导电结构的方法，包括提供一基板；于该基板上方形成一第一保护层；于该第一保护层上方形成一连接焊盘；于该第一保护层以及该连接焊盘上方形成一第二保护层；将该第二保护层定义出一第一开口与多个第二开口，其中该第一开口覆于该连接焊盘之上，而上述第二开口将该第一保护层的顶端表面暴露在外。形成一缓冲层，覆于该第二保护层上并且填满上述第二开口 ；定义该缓冲层的图样，形成一第三开口，与该第一开口重叠并共同将该连接焊盘的一部分暴露在外，其中该第一开口与该第三开口结合后有侧壁；形成一下金属层，覆盖于该第一开口与该第三开口结合的侧壁上，并与该连接焊盘外露的部分接触；以及形成位于该下金属层上方的一导电结构。本发明所公开的各种实施例可减轻现有技术中焊锡凸块工艺的缺点。举例来说， 可以防止剥离和改善组装工艺的良率。
本发明所公开的详细内容搭配以下附图解说应可轻易理解。附图中以数字将结构及部件加以定义。图1至图6显示部分具体实施例中，制造多个半导体裸片于半导体基板表面上的过程。图7显示部分具体实施例中，形成于半导体元件上的缓冲层的第二开口的布局平面图。并且，上述附图中的附图标记说明如下100 半导体元件；101 基板；103 内连线层；103-1 导电层；103-2 介电层；105 第一保护层；107 连接焊盘；107-1 导电内连线；107-2 金属介层窗；109 第二保护层；111 第一开口；113 第二开口；115 缓冲层；117 第三开口；119 下金属层；121 导电结构；123 长方形裸片；125 边缘；127 边缘；131 限制区；A-A， 线段；B-B， 线段；Dl 宽度；
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D2 宽度；Ll 长度；L2 长度。
具体实施例方式以下将详细叙述附图中所显示的实施例制作及使用。然而，本发明公开部分仍包括各种概念应用，可广泛的在各种特定结构上据以实施。因此，以下所描述的实施例仅为方便说明之用，并无限制发明范畴的用意。图1至图7为根据一种或数种实施例制造过程中各阶段的平面图或剖面图。文中提到的“基板”的定义是指一半导体基板，许多层(layer)及各种集成电路元件形成于该半导体基板上方。在某些具体实施例中，基板可以包括硅，或是GaAs、InP, Si/Ge或SiC等化合物。层则包括了介电层、掺杂层、金属层、多晶硅层及连接单层或多层的介层插塞(via plug)。实施例中的集成电路元件包括晶体管、电阻与电容。基板包含多个制造于基板表面上的半导体裸片，各个裸片皆包括一个或数个集成电路。各个半导体裸片由切割道(scribe line)所分隔。以下描述的工艺实施于位于半导体基板表面的各个半导体裸片之上。如图1所示，一半导体元件100生成于基板101之上。基板101上附有多个半导体裸片(未显示于附图中)。图1中所显示的基板101只包含了多个裸片之一的一部分。多个内连线层103形成于基板101的上方。内连线层包括单一或多个介电层103-2，以及介于介电层103-2之间的单一或多个导电层103-1。导电层103-1与集成电路元件电性藕合，并提供集成电路一导电路径至上层。于部分实施例中，内连线层103之间的介电层103-2以介电常数约在2. 9至3. 8之间的低介电常数(low dielectric constant)材料组成，或以介电常数约在2. 5至2. 9之间的低介电常数(low dielectric constant)材料组成。也可由数种不同的低介电常数材料混合而成。一般而言，介电常数越低，该介电层103-2就越脆署奪、胃录lJl^ ο如图2所示，第一保护层105形成于内连线层103之上，以保护集成电路与内连线层103不受伤害及污染。于部分实施例中，第一保护层105包括一层或数层，如氧化层、无掺杂硅玻璃(undoped silicate glass，USG)、氮化硅、二氧化硅以及氮氧化硅等。第一保护层可防止或减少对集成电路造成的受潮、机械性或辐射性损伤。如图3所示，连接焊盘107形成于第一保护层105之上。导电内连线107_1也与连接焊盘107形成于同一层，并与连接焊盘107相接触。连接焊盘107透过导电内连线107-1 提供上层焊球(solder ball)与下层集成电路之间的电性连接。导电内连线107-1将连接焊盘107连接至金属介层窗(via) 107-2。透过金属介层窗107-2连接至内连线层103中的导电层103-1，形成一电性回路连接至下层的集成电路。于一具体实施例中，连接焊盘107 与导电内连线107-1包括一种导电金属，例如铝、铝合金、铜、铜合金，或是以上材料的各种组合。于部分实施例中，使用物理气相沉积法(PVD)以铝、铜或合金材质的靶材溅镀，接着以光刻(photolithography)及蚀刻定义出沉积层的图形，以形成连接焊盘107与导电内连线 107-1。接着如图4A所示，一第二保护层109形成于第一保护层105、连接焊盘107以及导电内连线107-1之上。第二保护层109可吸收或释放封装工艺对基板造成的热应力或机械应力。于一实施例中，第一保护层105与第二保护层109可以用类似的材料，以类似的制造方式形成。也可选择用不同的材料制造第一保护层105与第二保护层109。第二保护层 109可以用传统沉积方法，如化学气相沉积(CVD)的方式，沉积于第一保护层105、连接焊盘 107以及导电内连线107-1之上。接着使用光刻及蚀刻在第二保护层109之上选择性的定义一第一开口 111与多个第二开口 113。图4A显示第二保护层109、第一开口 111与第二开口 113的平面图。图4A的导电内连线107-1以虚线表示，以代表内连线107-1被第二保护层109所覆盖。图4B为沿着 A-A’线段切割的剖面图。如图4A与图4B所示，第一开口 111位于连接焊盘107之上，因此将部分的连接焊盘107上表面暴露在外。而多个第二开口 113则将底下的第一保护层105 部分上表面暴露在外。于一实施例中，多个第二开口与第二保护层的暴露比例(exposing ratio)约在0.2至0.8之间。此暴露比例定义是指第二开口的总面积在整个第二保护层的面积中所占的比例。第二开口 113的深宽比(aspect ratio)约为0. 5至1. 9之间。深宽比的定义为开口宽度除以开口深度。于一实施例中，第二开口 113以随机的方式分布。这些第二开口使得表面的总面积增加。如此一来，表面以第二保护层109、第二开口 113与第一保护层105共同构成，在表面形成锯齿状的图形。这种锯齿图形有助于增加以下所提到的缓冲层(buffer layer)的粘着性。提供一项额外的优势并且不会造成额外的工艺成本。图4C为沿着图4A中的B-B，线段切开的剖面图。如图4C所示，第二开口 113并没有叠在导电内连线107-1或是其他金属结构上方。如此一来，导电内连线107-1或是其他金属结构便不会暴露在外。根据图5所示，完成图4B的工艺步骤之后，紧接着将一缓冲层115形成于第二保护层109与连接焊盘107之上。缓冲层115的材料包含聚酰亚胺(polyimide)、 PBO(polybenzobisoxazole)、或是环氧树脂(印oxy)，厚度约在2微米至10微米之间。缓冲层覆盖于第二保护层109之上，并且填入第一开口 111以及第二开口 113以遮住连接焊盘107与第一保护层105暴露在外的表面。缓冲层115可作为一应力缓冲层以减少制造过程中传递至第一保护层105与第二保护层109的应力。紧接着使用微影以及蚀刻技术选择性的在缓冲层115上定义出一第三开口 117。第三开口 117与第一开口 111于第二保护层 109处重叠，并共同将连接焊盘107顶端的部分表面暴露在外。第一开口 111与第三开口 117结合后有一侧壁118。如图6所示，一下金属层119，沿着第一开口 111及第三开口 117结合后形成的侧壁118，形成于部分缓冲层115之上，并且与连接焊盘107外露的部分相连接。于部分实施例中，下金属层119包括多层的导体材料，例如钛金属层、铜金属层、或是镍金属层。形成下金属层的每一层以电镀的方式较佳，然而也可视使用的材料以其他适合的工艺如溅镀、蒸镀、无电电镀(electroless plating)或是等离子体辅助化学气相沉积法(PECVD)制造。接着，一光致抗蚀剂层(未显示于附图)形成于下金属层119之上，并且经过显影后形成一孔洞，使结合后的第一开口 111与第三开口 117中的下金属层119暴露在外，其中该孔洞与部分缓冲层115重叠。光致抗蚀剂层可作为金属沉积程序中用以形成一导电结构的模具。于部分实施例中，导电材料以蒸镀、电镀或是网版印刷(screen printing)的方式于下金属层119上方形成一导电结构121，例如一导电柱状体(conductive column)，如图 6所示。导电材料包括任何种类的金属，合金或导体材料如铜、锡与其他材料的混合物。
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移除光致抗蚀剂层之后，下金属层119未被导电柱状体121覆盖的部分以活性离子蚀刻(reactive ion etching, RIE)工艺移除，露出底下的缓冲层115。导电柱状体121 下方剩余的下金属层119部分沿着第一开口 111及第三开口 117共同形成的侧壁118分布， 并且覆盖于缓冲层115的顶端部分，并与连接焊盘107暴露在外的部分接触。于一实施例中，导电柱状体121为一铜金属柱。于另一实施例中，导电结构(柱状体)121为焊锡材料构成，将该焊锡回焊以形成一焊球。图7描绘出一实施例中，形成于半导体元件100上的缓冲层115的第二开口 113 的布局平面图。第二开口 113的剖面形状可为各种形状，例如圆形、正方形或是长方形。半导体元件100位于一长方形裸片123之上。该长方形裸片123有边缘125及127，其长度分别为Ll及L2。根据部分实施例，以一限制区131包含多个第二开口 113，可改善缓冲层 115与下方位于裸片123边缘处的各层之间的粘着性。缓冲层115用以防止聚酰亚胺热处理过程中产生的收缩应力。限制区131的范围定义为长方形裸片123的边缘以内并可能包含整个裸片123的周边，如图7所示。限制区131中长度为Ll的边缘有一宽度D1，长度为 L2的边缘有一宽度D2，其中宽度Dl与D2小于Ll及L2的长度的十分之一。于其他实施例中，第二开口 113不限位于限制区131之内。本发明所公开的各种实施例可减轻现有技术中焊锡凸块工艺的缺点。举例来说， 各种实施例中形成于第二保护层109的第二开口 113可保护缓冲层115防止其在封装工艺中剥离。将外露的比例控制在一适当范围，可以改善组装工艺的良率。尽管具体实施例以及其优势已详细的叙述于说明书中，各种不背离本发明的精神与范畴的取代、置换及改变皆定义于本说明书所附加的权利要求。此外，专利保护范围并不被说明书所描述的实施例中任何特定的程序、仪器、制造过程以及物质、方法及步骤的组合所局限。本领域普通技术人员当可据以实施，并获得与本文中所描述的实施例大致相同的功效或成果，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
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权利要求
1.一半导体基板的导电结构，包括 一基板；一第一保护层，位于该基板上方； 一连接焊盘，位于该第一保护层上方；一第二保护层，位于该连接焊盘以及该第一保护层上方，且该第二保护层有一第一开口以及多个第二开口，其中该第一开口位于该连接焊盘上方，而所述多个第二开口将该第一保护层顶部的一表面暴露在外；一缓冲层，覆于该第二保护层上方并填入上述第二开口内部，该缓冲层有一第三开口， 与该第一开口重叠并共同将该连接焊盘的一部分暴露在外，其中该第一开口与该第三开口结合后有侧壁；一下金属层覆盖于该第一开口与该第三开口结合的侧壁上，并与该连接焊盘外露的部分接触；以及一导电结构位于该下金属层上方。
2.如权利要求1所述的半导体基板的导电结构，其中上述第二开口的暴露比例约在 0.2至0.8之间。
3.如权利要求1所述的半导体基板的导电结构，其中还包括与该连接焊盘位于同一层的一导电结构，该导电结构与该连接焊盘接触，且上述第二开口未将该导电结构暴露在外。
4.如权利要求1所述的半导体基板的导电结构，其中该基板包括多个长方形裸片，上述长方形裸片的边缘长度分别为Ll及L2，该第二开口被限制于每一个上述裸片中的一限制区内，且该限制区于Ll边缘有一宽度D1，且于L2边缘有一宽度D2，其中上述宽度Dl与 D2小于上述长度Ll与L2的十分之一。
5.一半导体基板的导电结构，包括 一基板；一低介电常数介电层，位于该基板上方； 一连接焊盘，位于该低介电常数介电层上方；一保护层，位于该连接焊盘以及该低介电常数介电层上方，且该保护层有一第一开口以及多个第二开口，其中该第一开口覆于该连接焊盘上方，而上述第二开口将该第一保护层的顶部表面暴露在外，暴露比例约在0. 2至0. 8之间；一聚酰亚胺层，覆于该保护层上方并填充于上述第二开口内部，该聚酰亚胺层有一第三开口，与该第一开口重叠并形成一具有侧壁的共同开口，并将该连接焊盘的一部分暴露在外；一下金属层覆盖于该共同开口的侧壁上，并与该连接焊盘外露的部分接触；以及一导电结构位于该下金属层上方。
6.如权利要求5所述的半导体基板的导电结构，其中还包括与连接焊盘位于同一层的一导电结构，该导电结构与该连接焊盘接触，且上述第二开口未将该导电结构暴露在外。
7.如权利要求5所述的半导体基板的导电结构，其中该基板包括多个长方形裸片，上述长方形裸片的边缘长度分别为Ll及L2，该第二开口被限制于每一裸片中的一限制区内， 且该限制区于Ll边缘有一宽度D1，且于L2边缘有一宽度D2，其中上述宽度Dl与D2小于上述长度Ll与L2的十分之
8.一种形成半导体基板的导电结构的方法，包括 提供一基板；于该基板上方形成一第一保护层；于该第一保护层上方形成一连接焊盘；于该第一保护层以及该连接焊盘上方形成一第二保护层；将该第二保护层定义出一第一开口与多个第二开口，其中该第一开口覆于该连接焊盘之上，而上述第二开口将该第一保护层的顶端表面暴露在外。形成一缓冲层，覆于该第二保护层上并且填满上述第二开口 ；定义该缓冲层的图样，形成一第三开口，与该第一开口重叠并共同将该连接焊盘的一部分暴露在外，其中该第一开口与该第三开口结合后有侧壁；形成一下金属层，覆盖于该第一开口与该第三开口结合的侧壁上，并与该连接焊盘外露的部分接触；以及形成位于该下金属层上方的一导电结构。
9.如权利要求8所述的形成半导体基板的导电结构的方法，其中还包括与连接焊盘位于同一层的一导电结构，该导电结构与该连接焊盘接触，且上述第二开口未将该导电结构暴露在外。
10.如权利要求8所述的形成半导体基板的导电结构的方法，其中该基板包括多个长方形裸片，上述长方形裸片的边缘长度分别为Ll及L2，该第二开口被限制于每一裸片中的一限制区内，且该限制区于Ll边缘有一宽度Dl，且于L2边缘有一宽度D2，其中上述宽度Dl 与D2小于上述长度Ll与L2的十分之一。
全文摘要
一种半导体基板的导电结构及其制造方法。该导电结构包括一第一保护层，形成于一基板上方。一连接焊盘，形成于第一保护层上方。一第二保护层，形成于连接焊盘以及第一保护层上方，且第二保护层有一第一开口以及多个第二开口，其中第一开口覆于连接焊盘上方，而第二开口将第一保护层的顶部表面暴露在外。一缓冲层，覆于第二保护层上方并填充于第二开口内部，缓冲层有一第三开口，与第一开口重叠并共同将连接焊盘的一部分暴露在外，其中第一开口与第三开口结合后有侧壁。一下金属层覆盖于第一开口与第三开口结合的侧壁上，并与连接焊盘外露的部分接触。一导电结构位于下金属层上方。此半导体元件的导电结构可防止剥离和改善组装工艺的良率。
文档编号H01L23/485GK102456650SQ20111013929
公开日2012年5月16日 申请日期2011年5月23日 优先权日2010年10月21日
发明者陈宪伟, 陈英儒 申请人:台湾积体电路制造股份有限公司