存储元件及其驱动方法以及存储装置的制作方法

文档序号:7005359阅读:82来源:国知局
专利名称:存储元件及其驱动方法以及存储装置的制作方法
技术领域
本发明涉及一种能够响应于电阻变化层的电特性的变化而存储信息的存储元件、 该存储元件的驱动方法以及设有该存储元件的存储装置。
背景技术
在例如计算机的信息设备中,以高速运行的高密度DRAM(动态随机存取存储器) 被广泛用作随机存取存储器。然而,相比于在电子设备中使用的例如逻辑电路LSI (大规模集成电路)和信号处理电路的一般电路,DRAM的制造工艺复杂,于是DRAM的制造成本高。 而且,DRAM为易失性存储器,其中,当切断电源时任何已写入信息均丢失,于是需要频繁进行刷新操作,即,从中读出任何已写入信息(数据)、再次放大该信息并向DRAM中再次写入该信息的操作。鉴于此,作为一种即使切断电源已写入信息也不丢失的非易失性存储器,以前提出的有闪存、FeRAM(铁电随机存取存储器)(铁电存储器)、MRAM(磁阻随机存取存储器) (磁存储元件)等。这样的存储器能够在无电源的情况下长期存储已写入信息。然而,这样的存储器各自有优点和缺点。即,闪存确实集成度高,然而在运行速度方面是不利的。i^eRAM 在高集成度的微细加工方面存在限制,并且还有制造工艺的不利因素。MRAM有耗电的缺点。这样,提出了一种新型存储元件,例如ReRAM(电阻随机存取存储器,Resistive Random Access Memory)禾口 PCM (相变存储器,Phase Change Memory)(例如,参见曰本未经审查的专利申请公开2008-135659号),以作为下一代非易失性存储器。然而,如果长时间放置或者在温度比环境温度高的环境下放置这种现有的ReRAM, 则会发生电阻值变化的现象。对于某些PCM和ReRAM,这种现象发生的原因之一似乎为通过热或电场使原子或离子扩散而形成的导电路径以及从而导致的任何电阻变化。考虑到容量不断增大,导致这种电阻变化的现有的ReRAM的信息保持能力低,并且高电阻状态下的电阻分布不足以作为非易失性存储器所使用的元件特性。日本未经审查的专利申请公开2006-134954号公开了一种包括串联连接的两个电阻变化元件的存储元件。然而,在日本未经审查的专利申请公开2006-134%4号中,这两个电阻变化元件配置为各自存储互补数据,于是,所述存储元件仍有上述缺点、即通过热和电场而使电阻变化的缺点。

发明内容
于是,期望提供一种能够通过改进高电阻状态的电阻分布而增大容量的存储元件、该存储元件的驱动方法以及存储装置。
根据本发明的实施方式的存储元件包括第一电极和第二电极;以及多个电阻变化元件。电阻变化元件串联地电连接于第一电极和第二电极之间,电阻变化元件的电阻值响应于对第一电极和第二电极的电压施加而可逆变化,并且相对于电压施加而可变化为相同的电阻状态。这里,“变化为相同的电阻状态”的表述表示电阻变化元件全部从低电阻状态向高电阻状态或者从高电阻状态向低电阻状态而变化。根据本发明的实施方式的存储元件的驱动方法包括通过对第一电极和第二电极的电压施加而使电阻变化元件的电阻值同时下降或上升,使得多个电阻变化元件作为单个元件而工作。根据本发明的实施方式的存储装置包括多个存储元件;以及脉冲施加单元,其将电压或电流脉冲选择性地施加给存储元件。在存储装置中,所述存储元件各自由根据上述本发明的实施方式的存储元件构成。通过根据本发明的实施方式的存储元件、或者通过根据本发明的实施方式的存储装置、或者通过根据本发明的实施方式的存储元件驱动方法,多个电阻变化元件串联地电连接于第一电极和第二电极之间,并且响应于电压施加而全部呈现相同电阻状态的变化。 这样,基于对第一电极和第二电极的电压施加,电阻变化元件的电阻值同时下降(低电阻状态;写入状态)或上升(高电阻状态;擦除状态),使得电阻变化元件作为单个元件而工作。注意,写入操作和擦除操作中的哪个对应于哪个状态变化、即对应于低电阻状态或高电阻状态,这是个定义的问题。在本说明书中,低电阻状态定义为写入操作,而高电阻状态定义为擦除操作。这里,不仅通过对上述第一电极和第二电极的电压施加,还通过诸如热和电场的任何其他因素,使得电阻变化元件各自发生电阻值变化的现象。这种不期望的电阻值变化基于某种概率分布而随机发生于每个电阻变化元件。于是,当电阻变化元件共用电阻值变化的相同概率分布时,任何电阻变化元件均可呈现大的电阻值变化,而余下的电阻变化元件可呈现小的电阻值变化。如果是这种情况,那么由于存储元件具有为较高电阻值所规定的电特性,故第一电极和第二电极之间的电阻值的变化下降。于是,改进了高电阻状态的电阻分布。通过根据本发明的实施方式的存储元件、或者通过根据本发明的实施方式的存储元件驱动方法、或者通过根据本发明的实施方式的存储装置,多个电阻变化元件串联地电连接于第一电极和第二电极之间,以便响应于电压施加而将电阻变化元件变化为相同的电阻状态。这样,通过电压施加而使电阻变化元件的电阻值同时下降或上升,电阻变化元件可作为单个元件而工作,并且可改进高电阻状态的电阻分布。于是,可通过提高大量的位的信息保持能力,而实现容量的增大。


图1为表示本发明的第一实施方式的存储元件的配置的横截面图。图2为变形例中的存储元件的横截面图。图3为表示本发明的实施例中的存储元件的配置的横截面图。
图4A和图4B为表示图3的存储元件的工作(电流-电压特性)的电路图和横截面图。图5A和图5B每个都是表示图3的存储元件的电流-电压特性的实验结果的图。图6为表示11Λ的电阻分布的计算结果的图。图7为另一变形例的存储元件的横截面图。图8为表示本发明的第二实施方式的存储元件的配置的横截面图。图9为表示本发明的第三实施方式的存储元件的配置的横截面图。图10为表示存储装置的示例性电路配置的电路图。
具体实施例方式下面,参照附图详述本发明的实施方式。这里,以下列顺序进行说明1.第一实施方式(电阻变化元件包括离子源层和电阻变化层的例子)2.第二实施方式(PCM的例子)3.第三实施方式(ReRAM的例子)4.存储装置(第一实施方式)(存储元件)图1为表示本发明的第一实施方式的存储元件1的配置的横截面图。该存储元件 1在第一电极(下部电极)10和第二电极(上部电极)20之间包括多个(在图1的例子中为两个)电阻变化元件31、32。这些电阻变化元件31、32串联地电连接于第一电极10和第二电极20之间。当电压施加给第一电极10和第二电极20时,电阻变化元件31、32呈现电阻值的可逆变化,并且相对于电压施加而呈现相同电阻状态的变化。这样,通过改进高电阻状态的电阻分布,该存储元件1可实现容量的提高。电阻变化元件31为层叠结构,例如,该层叠结构从第一电极10侧依次包括电阻变化层31A和离子源层31B。电阻变化元件32也是层叠结构,例如,该层叠结构从第一电极 10侧依次包括电阻变化层32A和离子源层32B。S卩,电阻变化元件31、32共有相同的层叠结构,其中,在电阻变化层(即电阻变化层31A或电阻变化层32A)上布置离子源层(即离子源层31B或离子源层32B)。虽然未图示,然而,当第一电极10为上部电极时,而当第二电极20为下部电极时,电阻变化元件31、32具有在电阻变化层31A、32A下面分别包括离子源层31B、32B的层叠结构。或者,如图1所示,电阻变化元件31、32可隔着防扩散层33而串联地电连接。防扩散层33由例如包括钛钨(TiW)或氮化物、硼化物、碳化物和硅化物等过渡金属的公知的阻障金属制成。又或者,如图2所示,电阻变化元件31、32可通过分别设置于其上的中间电极34A 和中间电极34B并通过在中间电极34A和中间电极34B之间设置的布线35而串联地电连接。如果如此配置,则电阻变化元件31、32不必层叠,并且可彼此物理上分离,例如布置在同一晶片上的不同位置。在由例如CMOS (互补金属氧化物半导体)电路形成的硅基板(未图示)上设置下部电极10,从而下部电极10用作与CMOS电路部分的连接部。该下部电极10由例如钨(W)、氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)的半导体工艺中的布线材料制成。离子源层31B、32B各自包含碲(Te)、硫(S)和硒(Se)中至少任一个的硫族元素, 以作为电离离子导电材料。而且,离子源层31B、32B各自包含例如锆(Zr)和/或铜(Cu) 的阳离子金属元素,还包含例如铝(Al)和/或锗(Ge)的在擦除时形成氧化物的元素。具体来说,离子源层 31B、32B 各自由诸如 ZdeAl、ZrTeAlGe, CuZrTeAl, CuTeGe 和 CuSiGe 的组成的离子源层材料制成。应当注意,离子源层31B、32B各自可包含除上述元素以外的任何元素,例如包括硅(Si)。电阻变化层31A、32A各自凭借稳定信息保持特性的功能而用作防止导电的阻障。 这些电阻变化层31A、32A各自由电阻值比离子源层31B、32B的电阻值高的材料制成。优选地,电阻变化层31A、32A各自由下述材料制成,例如,至少包含诸如Gd (钆)的稀土元素和例如Al (铝)、Mg(镁)、Ta(钽)、Si (硅)和Cu(铜)之一的氧化物、氮化物等的材料。其它部件,即上部电极20、中间电极34A、中间电极34B以及布线35各自由类似于下部电极10的材料、即在半导体工艺中公知的用于布线的材料制成。图3是表示图2的存储元件1的具体配置的横截面图。在该存储元件1中,电阻变化元件31、32设置于同一晶片上的不同位置,并且在第一电极10和第二电极20之间经由中间电极34A、中间电极34B和布线35而串联地电连接。在该存储元件1中,第一电极 10和中间电极34B设置于同一层中,而中间电极34A和第二电极20设置于同一层中。具体来说,第一电极10和中间电极34B每个都是直径为IOOnmΦ的导电插头,并且各自例如由氮化钛(TiN)制成。电阻变化层31Α、32Α每个厚度均为1mm,并且各自例如由氧化钆(GdOx)制成。离子源层31B、32B每个厚度均为60nm,并且各自例如由CWrTeAl制成。中间电极34A和第二电极20各自例如由钨(W)制成。通过这样的存储元件1,当电源(脉冲施加单元;未图示)经由第一电极10和第二电极20以施加电压或电流脉冲时,电阻变化元件31、32均呈现电特性的变化,例如呈现电阻值的变化,从而进行信息的写入、擦除和读出。下面,具体描述这种操作。首先,将正电压施加给存储元件1,使得第二电极20处于正电位,而第一电极10 侧处于负电位。响应于此,在每个电阻变化元件31、32中,从离子源层31B、32B发生诸如铜 (Cu)和/或锆(Zr)的阳离子的传导,并且阳离子通过与电子结合而沉积于第一电极10侧或中间电极34B侧。结果,在第一电极10和电阻变化层31A之间的界面上,并在中间电极 34B和电阻变化层32A之间的界面上形成导电路径(丝)。这样的导电路径各自由被还原为金属后的低电阻的锆(Zr)和/或铜(Cu)形成。或者,这样的导电路径可形成于每个电阻变化层31A、32A中。通过如此形成的导电路径,电阻变化层31A、32A的电阻值下降,并且电阻变化层31A、32A呈现出电阻状态由高(初始状态)至低的变化。此后,即使通过去除正电压而使存储元件1不被施加电压,仍保持低电阻状态。这表示信息写入已完成。在用于一次写入存储装置、即所谓的PROM(可编程只读存储器)的情况下,仅通过上述记录过程的记录来完成存储元件1。另一方面,在可擦除存储装置、即RAM(随机存取存储器)和EEPROM(电可擦除可编程只读存储器)等的应用中,擦除过程是必要的。在擦除过程中,将负电压施加给存储元件1,使得第二电极20处于负电位,而第一电极10侧处于正电位。响应于此,在电阻变化层31A、31B内部形成的导电路径中,锆(Zr)和/或铜(Cu)被氧化并电离,然后被溶解到离子源层31B、32B中或与碲(Te)等结合,从而形成诸如Cu2Te或CuTe的化合物。因此,由锆 (Zr)和/或铜(Cu)形成的导电路径消失或减少,于是电阻值升高。或者,在离子源层31B、 32B中存在的诸如铝(Al)或锗(Ge)的添加元素在阳极电极上形成氧化膜,并且呈现高电阻状态的变化。此后,即使通过去除负电压而使存储元件1不被施加电压,仍保持高电阻值。这可实现已写入信息的擦除。通过重复这种过程,对存储元件1重复进行信息的写入和已写入信息的擦除。如果电阻值高的状态对应于“0”信息,而如果电阻值低的状态对应于“ 1 ”信息,那么例如,在信息记录的过程中通过施加正电压使“0”信息变成“ 1,,信息,而在信息擦除的过程中通过施加负电压使“ 1,,信息变成“0”信息。为了对已记录数据进行解调,初始电阻值和记录后电阻值的比率优选地较大。然而,电阻变化层的电阻值过大导致难以写入、即电阻难以降低。因此,由于用于写入的阈值电压增加过大,故初始电阻值优选地为IGQ以下。当电阻变化层31A、32A由稀土氧化物制成时,例如,可通过例如电阻变化层31A、32A的厚度或氧含量来控制电阻变化层31A、32A的电阻值。在该例中,电阻变化元件31、32串联地电连接于第一电极10和第二电极20之间, 并且相对于电压施加而呈现相同电阻状态的变化。这样,基于对第一电极10和第二电极20 的电压施加,电阻变化元件31、32的电阻值同时下降(低电阻状态;写入状态)或上升(高电阻状态;擦除状态),于是电阻变化元件31、32作为单个元件而工作。注意,写入操作和擦除操作中的哪个对应于哪个电阻状态、即对应于低电阻状态或高电阻状态中的哪个,这是个定义问题。在该具体方式中,低电阻状态定义为写入操作, 而高电阻状态定义为擦除操作。这里,不仅通过对上述第一电极10和第二电极20的电压施加,还通过诸如热和电场的任何其他因素,使得电阻变化元件31、32均发生电阻值变化的现象。这种不期望的电阻值变化似乎基于某种概率分布而随机发生于每个电阻变化元件31、32。于是,当电阻变化元件31、32共用电阻值变化的相同概率分布时,电阻变化元件31可呈现大的电阻值变化, 而余下的电阻变化元件32可呈现小的电阻值变化。此时,由于存储元件1具有为较高电阻值所规定的电特性,故第一电极10和第二电极20之间的电阻值的变化下降。于是,这改进了高电阻状态的电阻分布,从而可提高高电阻状态和低电阻状态之间的差值(电阻分离宽度)。这样,如果例如通过在从低电阻状态向高电阻状态变化时来调整擦除电压,从而产生介于高电阻状态和低电阻状态之间的任何中间电阻状态,则意味着以高稳定性保持这种中间状态。因此,获得的存储器不仅可实现二进制存储(binary storage),还可实现多级存储 (multilevel storage)0下面,说明本实施方式的存储元件1的制造方法。注意,在下面的说明中,如图3 所示,示例的是制造存储元件1的情况,其中,电阻变化元件31、32设置于同一晶片上的不同位置,并且在第一电极10和第二电极20之间经由中间电极34A、中间电极34B和布线35 而串联地电连接电阻变化元件31、32。首先,在由诸如选择晶体管的CMOS电路形成的基板上,例如,形成由氮化钛(TiN) 制成的第一电极10和中间电极34B的插头。
接下来,例如通过溅射法形成厚度为1. Onm的钆(Gd)膜。此后,该钆(Gd)膜被氧等离子体氧化,从而形成各自由氧化钆(GdOx)制成的电阻变化层31A、32A。接下来,同样例如通过溅射法,离子源层31B、32B各自由厚度为60nm的CWrTeAl 制成。这样,形成电阻变化元件31、32,它们分别包括电阻变化层31A、32A以及离子源层 31B、32B。在如此形成电阻变化层31A、32A以及离子源层31B、32B之后,在离子源层31B、32B 上分别形成由例如钨(W)制成的第二电极20和中间电极34A。这样,在基板上形成层叠膜, 该层叠膜包括下部电极10和中间电极34B、电阻变化层31A和电阻变化层32A、离子源层 31B和离子源层32B以及第二电极20和中间电极34A。这种层叠膜的各层、即电阻变化层31A和电阻变化层32A、离子源层31B和离子源层32B以及第二电极20和中间电极34A通过例如等离子体蚀刻而被图形化。包括等离子体蚀刻在内,诸如离子铣和RIE(反应离子蚀刻)的任何已知的蚀刻法均可用于这种图形化。 在图形化之后,对获得的层叠膜进行热处理。此后,在中间电极34A和中间电极34B之间连接布线35。结果,在第一电极10和第二电极20之间经由中间电极34A、中间电极34B和布线35而将电阻变化元件31、32串联地电连接,电阻变化元件31、32设置于同一晶片上的不同位置。这样,制造了图3的存储元件1。通过这种制造方法,实际制造了图3的存储元件1,如图4A所示的电路配置为对获得的存储元件1检验电流-电压特性。对于该检验,如图4B所示,中间电极34B、电阻变化元件32和第二电极20为第一元件41,而第一电极10、电阻变化元件31和中间电极34A 为第二元件42。第二元件42的一端经由布线35而连接于第一元件41的一端,而第一元件 41的另一端与电源线46连接。第二元件42的另一端连接于场效应晶体管43的源极或漏极之任一个。未连接于第二元件42的场效应晶体管43的源极或漏极与位线44连接,而栅极与字线45连接。这里,认为场效应晶体管43满足W/L= 1.8,其中,W代表沟道宽度,而 L代表沟道长度。位线44设有开关47和电流表48。图5A和图5B表示用图4A的电路检验存储元件1的电流-电压特性的结果。设定(写入)侧的测量条件为VW = 0 4V且VGW = 1. 5V,而复位(擦除)侧的测量条件为VE = 0 3V 且 VGE = 3. 5V。这里,VW代表当施加电压使得电源线的电位高于位线的电位时的电位差,而VGW 代表字线的电位。此时,电流从第一元件41向第二元件42流动,并且在存储元件1中,电阻值设为低电阻状态。另一方面,VE代表当施加电压使得电源线的电位低于位线的电位时的电位差,而VGE代表字线的电位。此时,电流从第二元件42向第一元件41流动,并且在存储元件1中,电阻值设为高电阻状态。场效应晶体管43的尺寸参数为W/L = 1.8。因此,作为晶体管特性,当写入电压 Vff为3V且栅极电压VGW为1. 5V时,对存储元件1供给约130 μ A的电流。而且,在擦除过程中,当擦除电压VE为2V并且栅极电压VGE为3. 5V时,对存储元件1供给约130 μ A的电流。在图5Α中,当VW约为1. 5V时,电流值急剧上升。这是由于为每个电阻变化层31Α、 32Α形成由金属元素制成的导电路径,结果电阻值下降,并且第一元件41和第二元件42均完成设定(写入)。而且,在图5B中,当VE约为1. IV时,电流值急剧下降。这是由于在每个电阻变化层31A、32A中,导电路径消失,结果电阻值上升,并且第一元件41和第二元件42 均完成复位(擦除)。这样,如果在第一电极10和第二电极20之间将电阻变化元件31、32串联地电连接,则在响应于对第一电极10和第二电极20的电压施加的同时,电阻变化元件31、32的电阻值下降或上升。这样,确定电阻变化元件31、32(第一元件41和第二元件42)作为单个元件而工作。图6表示Ikb的电阻分布的计算结果。这里假设第一元件41和第二元件42相同, 并且共用相同的电阻分布。第一电极10和第二电极20之间的电阻分布(存储元件1的电阻分布)等于第一元件41的电阻分布和第二元件42的电阻分布之和。这样,从图6可知,第一电极10和第二电极20的电阻分离宽度Wl宽于单个第 元件41的电阻分离宽度 W41 (或单个第二元件42的电阻分离宽度W42)。因此,电阻分布呈现较大余地,从而有利地产生较大的容量。这样,在本实施方式中,电阻变化元件31、32串联地电连接于第一电极10和第二电极20之间,从而相对于电压施加而将电阻变化元件31、32变成相同的电阻状态。这样, 通过降低或升高电阻变化元件31、32的电阻值,同时通过对第一电极10和第二电极20的电压施加,电阻变化元件31和电阻变化元件32 (第一元件41和第二元件42)可作为单个元件而工作,并且可改进高电阻状态的电阻分布。于是,可通过以大量的位而提高信息保持能力,实现容量的增大。注意,在上述实施方式中,示例的是两个电阻变化元件31、32串联地电连接于第一电极10和第二电极20之间的情况。电阻变化元件的数量不限于两个,并且如图7所示的三个以上的电阻变化元件31、32、36可串联地电连接。(第二实施方式)图8为表示本发明的第二实施方式的存储元件IA的配置的图。除了电阻变化元件 31、32每个都是PCM之外,该存储元件IA具有与上述第一实施方式的存储元件1相同的配置、效果和优点,并且类似于第一实施方式的存储元件1而制造。因此,在存储元件IA中, 为说明起见,为任何对应的元件设置与存储元件1相同的附图标记。类似于第一实施方式的存储元件1,存储元件IA在第一电极(下部电极)10和第二电极(上部电极)20之间包括多个(在图8的例子中为两个)电阻变化元件31、32。电阻变化元件31、32为PCM,所述PCM分别包括由诸如Ge2Sl32Te5的GeSbTe合金制成的电阻变化层37A、37B。电阻变化层37A、37B响应于电流的施加而出现晶体状态和非晶态之间的相变,并且基于该相变,电阻变化层37A、37B的电阻值呈现可逆变化。类似于第一实施方式,在第一电极10和第二电极20之间将这些电阻变化元件31、32串联地电连接, 并且电阻变化元件31、32相对于电压施加而变为相同的电阻状态。这样,类似于第一实施方式,在存储元件IA中,可通过改进高电阻状态的电阻分布,实现容量的增大。类似于第一实施方式,电阻变化元件31、32通过分别设置的中间电极34A、34B并通过在中间电极34A和中间电极34B之间连接的布线35而串联地电连接。或者,类似于第一实施方式,电阻变化元件31、32可隔着防扩散层33 (参照图1)而层叠布置。通过这种存储元件1A,当电源(脉冲施加单元;未图示)经由第一电极10和第二电极20而施加电流脉冲时,电阻变化元件31、32的电阻变化层37A、37B从高电阻的非晶态向低电阻的晶体状态(或者从低电阻的晶体状态向高电阻的非晶态)变化。通过重复这种过程,对存储元件IA重复进行信息的写入和已写入信息的擦除。在该第二实施方式中,类似于第一实施方式,电阻变化元件31、32串联地电连接于第一电极10和第二电极20之间,并且相对于电压施加而呈现相同电阻状态的变化。这样,响应于施加给第一电极10和第二电极20的电流,电阻变化元件31、32的电阻值同时下降(低电阻状态;写入状态)或上升(高电阻状态;擦除状态),于是电阻变化元件31、32 作为单个元件而工作。同样类似于第一实施方式,即使在电阻变化元件31、32由于诸如热和电场的任何因素而呈现电阻值变化的现象时,因为存储元件IA具有为较高电阻值所规定的电特性,因此,在第一电极10和第二电极20之间的电阻值的变化减小。于是,这改进了高电阻状态的电阻分布,从而可提高高电阻状态和低电阻状态之间的差值(电阻分离宽度)。这样,如果例如通过在从低电阻状态向高电阻状态变化时来调整擦除电压,从而产生高电阻状态和低电阻状态之间的任何中间电阻状态,则意味着以高稳定性保持这种中间状态。因此,获得的存储器不仅可实现二进制存储,还可实现多级存储。(第三实施方式)图9为表示本发明的第三实施方式的存储元件IB的配置的图。除了电阻变化元件 31、32各自为ReRAM之外,该存储元件IB具有与上述第一实施方式的存储元件1相同的配置、效果和优点,并且类似于第一实施方式的存储元件1而制造。因此,在存储元件IB中, 为说明起见,为任何对应的元件设置与存储元件1相同的附图标记。类似于第一实施方式的存储元件1,存储元件IB在第一电极(下部电极)10和第二电极(上部电极)20之间包括多个(在图9的例子中为两个)电阻变化元件31、32。电阻变化元件31、32为ReRAM,所述ReRAM分别包括由诸如NiO、TiO2、PrCaMnO3等氧化物制成的电阻变化层38A、38B。响应于对氧化物的电压施加,电阻变化层38A、38B的电阻值呈现可逆变化。类似于第一实施方式,这些电阻变化元件31、32串联地电连接于第一电极10和第二电极20之间,并且相对于电压施加而呈现相同电阻状态的变化。这样,类似于第一实施方式,可通过改进高电阻状态的电阻分布,实现容量的增大。类似于第一实施方式,电阻变化元件31、32通过分别设置的中间电极34A、34B并通过在中间电极34A和中间电极34B之间连接的布线35而串联地电连接。或者,类似于第一实施方式,电阻变化元件31、32可隔着防扩散层33 (参照图1)而层叠布置。通过这种存储元件1B,当从电源(脉冲施加单元;未图示)经由第一电极10和第二电极20而施加电压时,电阻变化元件31、32的电阻变化层38A、38B从高电阻状态向低电阻状态(或者从低电阻状态向高电阻状态)变化。通过重复这种过程,对存储元件IB重复进行信息的写入和已写入信息的擦除。在该第三实施方式中,类似于第一实施方式,电阻变化元件31、32串联地电连接于第一电极10和第二电极20之间,并且相对于电压施加而呈现相同电阻状态的变化。这样,响应于施加给第一电极10和第二电极20的电流脉冲,电阻变化元件31、32的电阻值同时下降(低电阻状态;写入状态)或上升(高电阻状态;擦除状态),于是电阻变化元件31、 32作为单个元件而工作。
同样类似于第一实施方式,即使在电阻变化元件31、32由于诸如热和电场的任何因素而均呈现电阻值变化的现象时,因为存储元件IB具有为较高电阻值所规定的电特性, 因此,在第一电极10和第二电极20之间的电阻值的变化减小。于是,这改进了高电阻状态的电阻分布,从而可提高高电阻状态和低电阻状态之间的差值(电阻分离宽度)。这样,如果例如通过在从低电阻状态向高电阻状态变化时来调整擦除电压,从而产生高电阻状态和低电阻状态之间的任何中间状态,则意味着以高稳定性保持这种中间状态。因此,获得的存储器不仅可实现二进制存储,还可实现多级存储。(存储装置)可通过例如以多行或以矩阵的形式布置多个上述存储元件1、1A、1B,以便配置存储装置(存储器)。此时,如果必要,存储元件1、1A、1B各自与用于元件选择的MOS晶体管或者二极管连接,从而构成存储单元。图10表示在存储装置中的具体示意电路图。这是将 MOS晶体管用作选择元件而可用于信息的二进制存储的4位0><幻存储装置。该存储装置可经由布线而连接于读出放大器、地址解码器、写入电路、擦除电路以及读出电路等。本实施方式的存储装置适用于上述各种存储装置。例如,所述存储装置适用于任何种类的存储器,例如一次写入PROM(可编程只读存储器)、电可擦除EEPROM(可擦除可编程只读存储器)或者所谓的可用于高速写入、擦除及再现的RAM。尽管详述了本发明,然而前面的描述在所有方面都是示例性的,而非限定性的。应当理解,可设计出各种其他的变化与变形。例如,在以上实施方式中所述的各层的材料、成膜方法和成膜条件等必定不是限定性的,而可采用任何其他材料或任何其他成膜方法。在第一实施方式中,例如,可为离子源层31B、32B添加任何其它的过渡金属元素,例如钛(Ti)、铪(Hf)、钒(V)、铌(Nb)、钽 (Ta)、铬(Cr)、钼(Mo)或钨(W)。而且,不仅可添加铜(Cu)、银(Ag)和锌( ),还可添加镍 (Ni)等。而且,例如,在上述实施方式中具体说明存储元件1的配置和存储装置(存储单元阵列)的配置。然而,不必设置所有各层,或者还可设置任何其他层。本领域的技术人员应当明白,在不脱离所附权利要求及其等同物的范围内,取决于设计需要和其它因素可出现各种变化、组合、子组合和替代。
权利要求
1.一种存储元件,其包括第一电极和第二电极;以及多个电阻变化元件,它们串联地电连接于所述第一电极和第二电极之间,所述多个电阻变化元件的电阻值响应于对所述第一电极和第二电极的电压施加而可逆变化,并且相对于所述电压施加而可变化为相同的电阻状态。
2.如权利要求1所述的存储元件,其中,所述多个电阻变化元件各自包括离子源层,其包含选自碲、硫和硒的至少一种硫族元素和易电离金属元素;以及电阻变化层,其由电阻值比所述离子源层的电阻值高的材料制成。
3.如权利要求2所述的存储元件,其中,所述离子源层包含铜和锆之至少一个作为所述易电离金属元素。
4.如权利要求3所述的存储元件,其中,通过对所述第一电极和第二电极的所述电压施加,在所述电阻变化层中形成包含铜和锆之至少一个的导电路径,所述电阻变化元件的电阻值各自下降。
5.如权利要求1 4之一所述的存储元件,其中,所述多个电阻变化元件通过分别设置在其上的中间电极以及在所述中间电极之间连接的布线而串联地电连接。
6.如权利要求5所述的存储元件,其中,通过使所述多个电阻变化元件的电阻值同时下降或上升,所述多个电阻变化元件作为单个元件而工作。
7.如权利要求1 4之一所述的存储元件,其中,所述多个电阻变化元件通过隔着防扩散层而彼此层叠布置,使得所述电阻变化元件串联地电连接。
8.如权利要求7所述的存储元件,其中,通过使所述多个电阻变化元件的电阻值同时下降或上升,所述多个电阻变化元件作为单个元件而工作。
9.一种存储元件的驱动方法,该存储元件包括第一电极和第二电极;以及多个电阻变化元件,它们串联地电连接于所述第一电极和第二电极之间,所述多个电阻变化元件的电阻值响应于对所述第一电极和第二电极的电压施加而可逆变化,并且相对于所述电压施加而可变化为相同的电阻状态,所述方法包括通过对所述第一电极和第二电极的电压施加而使所述电阻变化元件的电阻值同时下降或上升,使得所述多个电阻变化元件作为单个元件而工作。
10.一种存储装置,包括如权利要求1-8之一所述的多个存储元件;和脉冲施加单元,其将电压或电流脉冲选择性地施加给所述多个存储元件。
全文摘要
本发明提供了一种能够通过改进高电阻状态的电阻分布而增大容量的存储元件、该存储元件的驱动方法以及一种存储装置。该存储元件包括第一电极和第二电极;以及多个电阻变化元件,它们串联地电连接于第一电极和第二电极之间,所述多个电阻变化元件的电阻值响应于对第一电极和第二电极的电压施加而可逆变化,并且相对于电压施加而可变化为相同的电阻状态。通过改进高电阻状态的电阻分布,本发明可实现容量的增大。
文档编号H01L45/00GK102339952SQ201110193088
公开日2012年2月1日 申请日期2011年7月6日 优先权日2010年7月6日
发明者保田周一郎, 紫牟田雅之, 角野润 申请人:索尼公司
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