专利名称：一种后栅极两晶体管dram的制造方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种后栅极两晶体管DRAM的制造方法。
背景技术：
在半导体制造过程中，随着半导体集成电路进入更高阶的时代(Generation)，和高集成密度、低漏电的电容器制备难度不断的增加，传统1晶体管1电容(1 Transistor 1 Capacitance，简称ITIC)结构的动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)所面临的挑战越来越大。因此，目前对可能替代ITlC结构DRAM的2T(Transist0r) 甚至IT结构的零电容动态随机存取存储器(Zero-Capacitor RAM或Capacitor less RAM, 简称Z-RAM)的研究越来越热门。由于Z-RAM不仅能够将DRAM的存储密度翻一番，还能将处理器的缓存容量提高5 倍，且无需使用特殊的材料或更先进的制造工艺，所以Z-RAM具有良好的应用前景。美国专利(专利号US20100329043. Al，Two-Transistor Floating-Body Dynamic Memory Cell)公布了一种浮体单元(Floating Body / Gate Cell，简称FBGC) 2T DRAM结构的改进版。如图1所示为以NMOS为例的2T DRAM结构的改进版的FBGC单元结构图，是基于绝缘体上硅(Silicon On Insulator，简称S0I)的双MOS结构，采用部分耗尽(Partial D印letion，简称PD)工艺或全耗尽(Full D印letion，简称FD)工艺制备。其中，Tl的漏端接位线1 (Bitlinel，简称BLl)，源端为P+而非N+，源端接T2的栅极G2，此时的Tl其实是一个隧道(tunneling)场效应晶体管(Field Effect Transistor, 简称FET)，其利用带带隧穿(Band to Band Tunneling，简称BTB tunneling)或者栅极诱生漏极漏电流效应(Gate-induced Drain Leakage，简称GIDL)对Tl的浮体(Floating Body)充正电荷(charging)进行写(write) "1"，利用Tl的体源间PN结正向偏置放电 (discharging)进行写(write) 〃0"；而Tl的源端使用P+有利于Tl源端直接连接栅极，同时省去了 Tl的体接触(Body Contact)，从而增大了集成密度。〃0"和"1〃的读(read)结果为位线2(Bitline2，简称BL2)的电压或者电流结果。如图2所示为以NMOS为例的FBGC单元结构的一种工作模式，Zhichao Lu等人在 “一种简化的高级浮体单元DRAM单元(A Simplified Superior Floating-Body/Gate DRAM Cell),电子器件(Electron Devices), IEEE ELECTRON DEVICE LETTERS, VOL. 30, NO. 3， MARCH 2009”中对该工作模式作了详细描述。其中Tl的漏端与栅极有20-30nm的交迭区 (overlap)。如图3和4所示，当写(write) 〃1〃时JL负电压，BLl正电压，由于Tl漏栅过量交迭区(overlap)，GIDL效应大大增大，从而加速对Tl体区的充电。而当写(write) "0" 时，WL正电压，BLl负电压，Tl体漏PN结正偏，实现对Tl体区的放电。其中，T2的栅极由 Tl的源体电荷驱动，读(read)动作由读取T2漏端的电流信号或者电压信号实现。上述的FBGC 2T DRAM结构虽然很有新颖性，但没有解决可制造性(Design for Manufacturability，简称DFM)问题，即如何在工艺上通过自对准有效实现不同于常规CMOS工艺的漏栅交迭区(overlap)延伸特性。
发明内容
本发明公开了一种后栅极两晶体管DRAM的制造方法，采用后栅极高介电常数金属栅工艺制备的两晶体管DRAM结构至少包含一个第一晶体管和一个第二晶体管，且在第一、第二晶体管各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部向上依次设置有高介电层和金属氧化物介电材料层，其中，包括以下步骤
步骤Si，于两晶体晶体管DRAM结构上旋涂光刻胶，曝光、显影后去除第一晶体管结构区域上的光刻胶，形成光阻；
步骤S2，于从光阻中暴露的栅槽处进行角度倾斜离子注入工艺，对第一晶体管栅槽中的金属氧化物介电材料层靠近第一晶体管漏极的一端进行功函数调节，使第一晶体管的沟道区域中靠近漏极的区域反型成与其漏极相同的掺杂类型。上述的后栅极两晶体管DRAM的制造方法，其中，第一、二晶体管栅槽底部的高介电层和金属氧化物介电材料层在填充样本栅制备之前制备，或者在样本栅回蚀之后制备。上述的后栅极两晶体管DRAM的制造方法，可选地，其中，第一、二晶体管高介电层与其沟道之间可设置有薄氧化层。上述的后栅极两晶体管DRAM的制造方法，其中，第一晶体管的源极为P+型，其漏极为N+型，第二晶体管的源漏极均为N+型。上述的后栅极两晶体管DRAM的制造方法，其中，角度倾斜离子注入工艺注入的离子为功函数较小的离子，如以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、 Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac、Th 等元素为基的离子。上述的后栅极两晶体管DRAM的制造方法，其中，第一晶体管的源极为N+型，漏极为P+型，沟道为N型；第二晶体管的源漏极均为P+型，沟道为N型。上述的后栅极两晶体管DRAM的制造方法，其中，角度倾斜离子注入工艺注入的离子为功函数较大的离子，如以 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg、Po 等元素为基的离子。上述的后栅极两晶体管DRAM的制造方法，其中，还包括离子注入后采用绝缘衬底上的硅后栅极高介电常数金属栅工艺，完成两晶体管DRAM器件的制备；其中，第一晶体管源极与第二晶体管栅极连接，第二晶体管源极接地。本发明还公开一种后栅极两晶体管DRAM的制造方法，采用后栅极高介电常数金属栅工艺制备的两晶体管DRAM结构至少包含一个第一晶体管和一个第二晶体管，且在第一、第二晶体管各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部保留薄氧化层，其中，包括以下步骤
步骤Si，于两晶体晶体管DRAM结构上旋涂光刻胶，曝光、显影后去除第一晶体管结构区域上的光刻胶，形成光阻；
步骤S2，于从光阻中暴露的栅槽处进行角度倾斜离子注入工艺，使第一晶体管的沟道区域中靠近漏极的区域反型成与其漏极相同的掺杂类型，并激活所注入的离子。上述的后栅极两晶体管DRAM的制造方法，其中，所述步骤S2中激活注入的离子， 即采用快速热处理工艺、峰值退火工艺或闪光退火工艺以激活注入的离子。
上述的后栅极两晶体管DRAM的制造方法，其中，第一晶体管的源极为P+型，漏极为N+型，沟道为P型；第二晶体管的源漏极均为N+型，沟道为P型。上述的后栅极两晶体管DRAM的制造方法，其中，角度倾斜离子注入工艺注入的离子为以P或As等元素为基的离子。上述的后栅极两晶体管DRAM的制造方法，其中，第一晶体管的源极为N+型，漏极为P+型，沟道为N型；第二晶体管的源漏极均为P+型，沟道为N型。上述的后栅极两晶体管DRAM的制造方法，其中，所述离子注入的离子为以B、BF2, BF或In等为基的离子。上述的后栅极两晶体管DRAM的制造方法，其中，还包括离子注入后采用绝缘衬底上的硅后栅极高介电常数金属栅工艺，完成两晶体管DRAM器件的制备；其中，第一晶体管源极与第二晶体管栅极连接，第二晶体管源极接地。综上所述，由于采用了上述技术方案，本发明提出一种后栅极两晶体管DRAM的制造方法，通过功函数调节或离子注入补偿工艺，解决了 FBGC 2T DRAM结构的可制造性 (Design for Manufacturability，简称DFM)问题，即通过功函数调节或离子注入补偿工艺，以在工艺上通过自对准实现不同于常规CMOS工艺的漏栅交迭区(overlap)延伸特性， 且工艺简单，易于实现操作。
图1是本发明背景技术中FBGC 2T DRAM结构示意图2是本发明背景技术中FBGC 2T DRAM结构一种工作模式的结构示意图； 图3-4是本发明背景技术中FBGC 2T DRAM结构一种工作模式的仿真示意图； 图5-8是本发明实施例一的流程示意图； 图9-12是本发明实施例二的流程示意图； 图13-16是本发明实施例三的流程示意图； 图17-20是本发明实施例四的流程示意图。
具体实施例方式下面结合附图对本发明的具体实施方式
作进一步的说明 实施例一
如图5-8所示，以NMOS为例，采用该工作模式通过功函数进行调节，本发明一种后栅极两晶体管DRAM的制造方法，采用后栅极(Gate-Last)高介电常数金属栅(High-K Metal-gate，简称HKMG)工艺制备的两晶体管(2T)DRAM结构1包含第一晶体管101和第二晶体管102，且在第一晶体管101和第二晶体管102各自所包含的栅槽109、110中均填充有样本栅，对样本栅进行回蚀后，在栅槽109、110的底部向上依次设置有高介电层1032、1042 和金属氧化物介电材料层103^104^第一晶体管101的源极107为ρ+型，漏极108为η+型，其栅槽109的底部设置有位于其沟道111上方的薄氧化层(Dummy Oxide) 105，由金属氧化物介电材料层(Cap layer) 1031和高介电层(HK layer) 1032构成的介电层(Dielectric layer) 103，薄氧化层105位于沟道111和高介电层1032之间，金属氧化物介电材料层1031覆盖高介电层1032。第二晶体管102为NMOS管，其栅槽110的底部同样设置有位于其沟道112上方的薄氧化层(Dummy Oxide) 106，由金属氧化物介电材料层(Cap layer) 1041和高介电层(HK layer) 1042构成的介电层(Dielectric layer)104，薄氧化层106位于沟道112和高介电层1042之间，金属氧化物介电材料层1041覆盖高介电层1042。其中，介电层103、104在样本栅制备工艺之前或于栅槽109、110形成之后制备。然后，旋涂光刻胶，曝光、显影后去除第一晶体管101区域上的光刻胶，形成只覆盖第二晶体管102区域的光阻113后，进行角度倾斜离子注入工艺114，注入功函数较小的离子，如以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、 Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra, Ac、Th等元素为基的离子，以于第一晶体管101的栅槽109底部的金属氧化物介电材料层1031上靠近其漏极108部分形成功函数调整区域1034 和剩余金属氧化物介电材料层1033，在不加栅压的情况下使位于栅槽109下方靠近其漏极 108的沟道111中形成反型区域115，即功函数调整区域1034相对于剩余金属氧化物介电材料层1033的功函数较小，反型区域115为漏栅交迭区，且与漏极108 —样为η+型。之后，去除光阻113，继续采用绝缘衬底上的硅后栅极工艺高介电常数金属栅(S0I Gate Last HKMG)制备工艺，完成2T结构DRAM器件的制备。最后，将制备的2T结构DRAM器件的第一晶体管101的源极116与其第二晶体管 102的栅极118连接，第二晶体管的源极117接地。实施例二
如图9-12所示，以PMOS为例，采用上述工作模式通过功函数进行调节，本发明一种后栅极两晶体管DRAM的制造方法，采用后栅极高介电常数金属栅工艺制备的两晶体管DRAM 结构2包含第一晶体管201和第二晶体管202，且在第一晶体管201和第二晶体管202各自所包含的栅槽209、210中均填充有样本栅，对样本栅进行回蚀后，在栅槽209、210的底部向上依次设置有高介电层2032、2042和金属氧化物介电材料层203^204^第一晶体管201的源极207为η+型，漏极208为ρ+型，其栅槽209的底部设置有位于其沟道211上方的薄氧化层(Dummy Oxide) 205，由金属氧化物介电材料层(Cap layer) 2031和高介电层(HK layer) 2032构成的介电层(Dielectric layer) 203，薄氧化层205位于沟道211和高介电层2032之间，金属氧化物介电材料层2031覆盖高介电层2032。第二晶体管202为PMOS管，其栅槽210的底部同样设置有位于其沟道212上方的薄氧化层(Dummy Oxide) 206，由金属氧化物介电材料层(Cap layer) 2041和高介电层(HK layer) 2042构成的介电层(Dielectric layer)204，薄氧化层206位于沟道212和高介电层2042之间，金属氧化物介电材料层2041覆盖高介电层2042。其中，介电层203、204在样本栅制备工艺之前或于栅槽209、210形成之后制备。然后，旋涂光刻胶，曝光、显影后去除第一晶体管201区域上的光刻胶，形成只覆盖第二晶体管202区域的光阻213后，进行角度倾斜离子注入工艺214，注入功函数较大的离子，如以 B、C、Al、Ti、Cr、Ni、Ge、As、k、Rh、Pd、Te、Re、Pt、Au、Hg、Po 等元素为基的离子， 以于第一晶体管201的栅槽209底部的金属氧化物介电材料层2031上靠近其漏极208部分形成功函数调整区域2034和剩余金属氧化物介电材料层2033，在不加栅压的情况下使位于栅槽209下方靠近其漏极208的沟道211中形成反型区域215，即功函数调整区域2034相对于剩余金属氧化物介电材料层2033的功函数较大，反型区域215为漏栅交迭区，且与漏极208 —样为ρ+型。之后，去除光阻213，继续采用绝缘衬底上的硅后栅极工艺高介电常数金属栅(S0I Gate Last HKMG)制备工艺，完成2T结构DRAM器件的制备。最后，将制备的2T结构DRAM器件的第一晶体管201的源极216与其第二晶体管 202的栅极218连接，第二晶体管的源极217接地。综上所述，由于采用了上述技术方案，本发明一种后栅极两晶体管DRAM的制造方法，通过功函数调节以在工艺上通过自对准实现不同于常规CMOS工艺的漏栅交迭区 (overlap)延伸特性。实施例三
如图13-16所示，以NMOS为例，采用上述工作模式和离子注入补偿工艺，本发明一种后栅极两晶体管DRAM的制造方法，采用后栅极(Gate-Last)高介电常数金属栅(High-K Metal-gate，简称HKMG)工艺制备的两晶体管(2T)DRAM结构3包含第一晶体管301和第二晶体管302，且在第一晶体管301和第二晶体管302各自所包含的栅槽309、310中均填充有样本栅，对样本栅进行回蚀后，在栅槽309、310的底部保留薄氧化层303、304。第一晶体管301的源极305为ρ+型，漏极306为η+型，其栅槽309的底部保留有位于其沟道307上方的薄氧化层(Dummy Oxide) 303，薄氧化层303覆盖其沟道307上。第二晶体管302为NMOS管，其栅槽310的底部保留有位于其沟道308上方的薄氧化层(Dummy Oxide) 304，薄氧化层304覆盖其沟道308上。然后，旋涂光刻胶，曝光、显影后去除第一晶体管301区域上的光刻胶，形成只覆盖第二晶体管302区域的光阻311后，进行角度倾斜离子注入工艺312，注入以P、As等元素为基的离子，在不加栅压的情况下，使栅下靠近漏极306的沟道307区域形成反型区域 313，即反型区域313为与漏极306 —样为η+型；再采用快速热处理工艺(Rapid Thermal Processor，简称RTP)、峰值退火工艺(Spike Anneal)或闪光退火工艺(Flash Anneal)激活上述注入的离子，以使反型区域313最终形成为漏栅交迭区。之后，去除光阻311，继续采用绝缘衬底上的硅后栅极工艺高介电常数金属栅(S0I Gate Last HKMG)制备工艺，完成2T结构DRAM器件的制备。最后，将制备的2T结构DRAM器件的第一晶体管301的源极314与其第二晶体管 302的栅极315连接，第二晶体管302的源极316接地。实施例四
如图17-20所示，以PMOS为例，采用工作模式二和离子注入补偿工艺，本发明一种后栅极两晶体管DRAM的制造方法，采用后栅极(Gate-Last)高介电常数金属栅(High-K Metal-gate，简称HKMG)工艺制备的两晶体管(2T)DRAM结构4包含第一晶体管401和第二晶体管402，且在第一晶体管401和第二晶体管402各自所包含的栅槽409、410中均填充有样本栅，对样本栅进行回蚀后，在栅槽409、410的底部保留薄氧化层403、404。第一晶体管401的源极405为η+型，漏极406为ρ+型，其栅槽409的底部保留有位于其沟道407上方的薄氧化层(Dummy 0xide)403，薄氧化层403覆盖其沟道407上。第二晶体管402为PMOS管，其栅槽410的底部保留有位于其沟道408上方的薄氧化层(Dummy Oxide) 404，薄氧化层404覆盖其沟道408上。然后，旋涂光刻胶，曝光、显影后去除第一晶体管401区域上的光刻胶，形成只覆盖第二晶体管402区域的光阻411后，进行角度倾斜离子注入工艺412，注入以B、BF2, BF、 In等为基的离子，在不加栅压的情况下，使栅下靠近漏极406的沟道407区域形成反型区域 413，即反型区域413为与漏极406 —样为ρ+型；再采用快速热处理工艺(Rapid Thermal Processor，简称RTP)、峰值退火工艺(Spike Anneal)或闪光退火工艺(Flash Anneal)激活上述注入的离子，使反型区域413最终形成为漏栅交迭区。之后，去除光阻411，继续采用绝缘衬底上的硅后栅极工艺高介电常数金属栅(S0I Gate Last HKMG)制备工艺，完成2T结构DRAM器件的制备。最后，将制备的2T结构DRAM器件的第一晶体管401的源极414与其第二晶体管 402的栅极415连接，第二晶体管402的源极416接地。综上所述，由于采用了上述技术方案，本发明一种后栅极两晶体管DRAM的制造方法，通过离子注入补偿以在工艺上通过自对准实现不同于常规CMOS工艺的漏栅交迭区 (overlap)延伸特性，且工艺简单，易于实现操作。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
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权利要求
1.一种后栅极两晶体管DRAM的制造方法，采用后栅极高介电常数金属栅工艺制备的两晶体管DRAM结构至少包含一个第一晶体管和一个第二晶体管，且在第一、第二晶体管各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部向上依次设置有高介电层和金属氧化物介电材料层，其特征在于，包括以下步骤步骤Si，于两晶体晶体管DRAM结构上旋涂光刻胶，曝光、显影后去除第一晶体管结构区域上的光刻胶，形成光阻；步骤S2，于从光阻中暴露的栅槽处进行角度倾斜离子注入工艺，对第一晶体管栅槽中的金属氧化物介电材料层靠近第一晶体管漏极的一端进行功函数调节，使第一晶体管的沟道区域中靠近漏极的区域反型成与其漏极相同的掺杂类型。
2.根据权利要求1所述的后栅极两晶体管DRAM的制造方法，其特征在于，第一、二晶体管栅槽底部的高介电层和金属氧化物介电材料层在填充样本栅制备，或者在样本栅回蚀之后制备。
3.根据权利要求1所述的后栅极两晶体管DRAM的制造方法，其特征在于，第一、二晶体管高介电层与其沟道之间设置有薄氧化层。
4.根据权利要求1所述的后栅极两晶体管DRAM的制造方法，其特征在于，第一晶体管的源极为P+型，其漏极为N+型，第二晶体管的源漏极均为N+型。
5.根据权利要求4所述的后栅极两晶体管DRAM的制造方法，其特征在于，角度倾斜离子注入工艺注入的离子为功函数较小的离子，如以Li、Mg、Ca、Sc,Mn, Ga、Rb, Sr、Y、Zr、Nb、 In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac、Th 元素为基的离子。
6.根据权利要求1所述的后栅极两晶体管DRAM的制造方法，其特征在于，第一晶体管的源极为N+型，漏极为P+型，沟道为N型；第二晶体管的源漏极均为P+型，沟道为N型。
7.根据权利要求6所述的后栅极两晶体管DRAM的制造方法，其特征在于，角度倾斜离子注入工艺注入的离子为功函数较大的离子，如以B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、 Te、Re、Pt、Au、Hg、Po元素为基的离子。
8.根据权利要求1所述的后栅极两晶体管DRAM的制造方法，其特征在于，还包括离子注入后采用绝缘衬底上的硅后栅极高介电常数金属栅工艺，完成两晶体管DRAM器件的制备；其中，第一晶体管源极与第二晶体管栅极连接，第二晶体管源极接地。
9.一种后栅极两晶体管DRAM的制造方法，采用后栅极高介电常数金属栅工艺制备的两晶体管DRAM结构至少包含一个第一晶体管和一个第二晶体管，且在第一、第二晶体管各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部保留薄氧化层，其特征在于，包括以下步骤步骤Si，于两晶体晶体管DRAM结构上旋涂光刻胶，曝光、显影后去除第一晶体管结构区域上的光刻胶，形成光阻；步骤S2，于从光阻中暴露的栅槽处进行角度倾斜离子注入工艺，使第一晶体管的沟道区域中靠近漏极的区域反型成与其漏极相同的掺杂类型，并激活所注入的离子。
10.根据权利要求9所述的后栅极两晶体管DRAM的制造方法，其特征在于，所述步骤 S2中激活注入的离子，即采用快速热处理工艺、峰值退火工艺或闪光退火工艺以激活注入的离子。
11.根据权利要求9所述的后栅极两晶体管DRAM的制造方法，其特征在于，第一晶体管的源极为P+型，其漏极为N+型，第二晶体管的源漏极均为N+型。
12.根据权利要求11所述的后栅极两晶体管DRAM的制造方法，其特征在于，角度倾斜离子注入工艺注入的离子为以P或As元素为基的离子。
13.根据权利要求9所述的后栅极两晶体管DRAM的制造方法，其特征在于，第一晶体管的源极为N+型，漏极为P+型，沟道为N型；第二晶体管的源漏极均为P+型，沟道为N型。
14.根据权利要求13所述的后栅极两晶体管DRAM的制造方法，其特征在于，所述离子注入的离子为以B、BF2, BF或In为基的离子。
15.根据权利要求9所述的后栅极两晶体管DRAM的制造方法，其特征在于，还包括离子注入后采用绝缘衬底上的硅后栅极高介电常数金属栅工艺，完成两晶体管DRAM器件的制备；其中，第一晶体管源极与第二晶体管栅极连接，第二晶体管源极接地。
全文摘要
本发明涉及半导体制造领域，尤其涉及一种后栅极两晶体管DRAM的制造方法。本发明公开了一种后栅极两晶体管DRAM的制造方法，通过功函数调节或离子注入补偿工艺，解决了FBGC2TDRAM结构的可制造性问题，即通过功函数调节或离子注入补偿工艺，以在工艺上通过自对准实现不同于常规CMOS工艺的漏栅交迭区延伸特性，且工艺简单，易于实现操作。
文档编号H01L21/265GK102427025SQ20111023524
公开日2012年4月25日 申请日期2011年8月17日 优先权日2011年8月17日
发明者邱慈云, 陈玉文, 颜丙勇, 黄晓橹 申请人:上海华力微电子有限公司