半导体装置及形成其电阻性结构的方法

文档序号:7158688阅读:174来源:国知局
专利名称:半导体装置及形成其电阻性结构的方法
技术领域
本发明系关于制作集成电路的领域,且尤系关于在包含金属栅极电极结构的复杂集成电路中的电阻器。

背景技术
在现代的集成电路中,数量极为庞大的个别电路组件(例如CMOS、NMOS、PMOS组件形式的场效应晶体管)是形成在单一芯片区域上。一般而言,这些电路组件的特征尺寸,会随着每一个新电路世代的到来而缩小,以在速度和/或电源消耗方面,提供高效能的现有集成电路。晶体管的尺寸缩小,就稳定地改进复杂集成电路(例如CPU)的装置效能而言, 是非常重要的态样。尺寸的缩小通常会带来增加的切换速度,从而增强讯号处理效能。除了为数甚多的晶体管组件外,多个被动组件(例如电容器和电阻器),通常为基本电路布局所需,而形成在集成电路中。由于电路组件的尺寸减小,不仅个别晶体管组件的效能可能会改进,连他们的组装密度(packing density)也可能明显地增加,从而提供将增加的功能并入至给定的芯片区域内的潜力。为了这个原因,已经发展出来高度复杂的电路, 其可包含不同类型的电路(例如,模拟电路、数字电路和类似物),从而在单一芯片上提供整个系统(SOC)。虽然晶体管组件为高度复杂的集成电路中的主要电路组件,并且,会实质地决定这些装置的整体效能,但被动组件(例如,电阻器)也可强烈地影响该整体装置效能,其中, 这些被动电路组件的尺寸也必需根据该晶体管组件的缩减(scaling)而作调整,以免不当地消耗宝贵的芯片区域。此外,被动组件(例如,电阻器)也必需具有高度的准确性,以达到根据基本电路设计所严格设定的余裕(margin)。举例来说,即使在实质上数字的电路设计中,对应的电阻数值可能必需在严格设定的公差范围内,以免不当地促成操作上的不稳定性及/或增加的讯号传递延迟。举例来说,在精密的应用中,电阻器通常具有“积体式多晶硅(integrated polysilicon) ”电阻器的形式,其可形成在隔离结构上方,以得到希望的电阻数值,而不会明显地产生寄生电容,如“埋藏式”电阻性结构(其可形成在主动半导体层内)中所可能发生的情况。典型的多晶硅电阻器可因此需要沉积基本多晶硅材料,其通常与沉积晶体管组件的多晶硅栅极电极材料相结合。在图案化该栅极电极结构的期间,电阻器也会形成,该电阻器的尺寸明显地与该多晶硅材料的基本特定电阻数值和掺杂物材料和浓度的类型有关,该掺杂物材料可并入至该电阻器中,以调整该电阻数值。一般而言,由于经掺杂的多晶硅材料的电阻数值可为该掺杂物浓度的非线性函数,因此,需要特定的布植制程(implantation process),不论任何其它的布植序列(其为用来调整该晶体管的栅极电极的多晶硅材料的特性)为何。此外,复杂集成电路的特征尺寸的持续性缩减,已造成场效应晶体管的栅极长度大约为50纳米或更小。不论是η-沟道晶体管还是ρ-沟道晶体管,场效应晶体管通常包含所谓的“ρη结(pn junction)”,其可由高浓度掺杂区域(称为漏极和源极区域)与具有轻微浓度掺杂或未掺杂区域(称为沟道区域)之间的接口来加以形成,该沟道区域是邻近于该高浓度掺杂区域。在场效应晶体管中,沟道区域的导电性(也就是该导电性沟道的驱动电流能力)是由栅极电极所控制,该栅极电极是邻近于该沟道区域,并且通过薄绝缘层而与该沟道区域分离。在导电沟道由于施加适当的控制电压至该栅极电极而形成后,该沟道区域的导电性与该漏极和源极区域的掺杂浓度、该电荷载子的移动率、和(在给定的晶体管宽度下)该源极区域与该漏极区域之间的距离(也称为沟道长度)有关。目 前,大部分的复杂集成电路均是基于硅,这是因为硅的供应不虞匮乏,并且硅和其相关材料及制程的特性已为人所熟知,还因为过去50年来所收集的经验。因此,硅很有可能仍是未来的电路世代所首选的材料。硅在制作半导体装置上能扮演重要角色的一个原因是,硅/二氧化硅接口的优异特性,让不同的区域彼此之间,得以可靠地电性隔离。硅/二氧化硅接口在高温下是稳定的,并且因此可让高温制程得以实施,举例来说,退火制程通常需要高温制程,才能激发(activate)掺杂物,并因而固化结晶损坏,而不会牺牲该接口的电性特性。因此,二氧化硅一直是较佳地被使用为场效应晶体管中的栅极绝缘层的基础材料,该栅极绝缘层可将该栅极电极(通常包含多晶硅)和该硅沟道区域分开。然而,在装置进一步缩减后,减小的沟道区域可能需要以二氧化硅为基础的栅极介电也有调适的厚度, 以实质避免所谓的“短沟道”行为,根据“短沟道”行为,沟道长度的变化性可能会明显地影响该晶体管的临界电压。尺寸经严重缩减后的晶体管装置(其供应电压相当低,因此,其临界电压也减小),其由二氧化硅栅极介电的减少厚度所引起的漏电流,会明显地增加。为了这个原因,已经考虑到替换作为栅极绝缘层的材料的二氧化硅,特别是针对高度精密的应用。可能的替换材料包含可展现明显较高介电常数的材料,以致于具有实体上较大厚度的对应形成的栅极绝缘层可提供非常薄的二氧化硅层所具有的电容性耦合 (capacitive coupling)。已有建议以高介电常数的材料(例如,钽氧化物、锶钛氧化物、铪氧化物、铪硅氧化物、锆氧化物、及类似物),来替换二氧化硅。此外,可通过提供该栅极电极适当的导电性材料、以替换通常使用的多晶硅材料, 来进一步增加晶体管效能(这是由于多晶硅可忍受位于该栅极介电材料与该多晶硅材料之间的接口附近的电荷载子空乏),从而在晶体管的操作期间,减小该沟道区域与该栅极电极之间的有效电容。因此,已有建议使用栅极堆栈(gate stack),在该栅极堆栈中,高-k介电材料提供增强的电容,但却额外地将漏电流维持在可接受的程度。由于可形成该非多晶硅材料(例如,钛氮化物)以直接地接触栅极介电材料,因此,可避免空乏区的出现,与此同时,却又能达到中等高的导电性。众所周知,晶体管的临界电压与整体晶体管组构、漏极和源极区域的复杂侧向和垂直掺杂物分布(dopant profile)、pn结的对应组构、以与栅极电极材料的工作函数(work function)有关。因此,除了提供希望的掺杂物分布外,含金属栅极电极材料的工作函数,也必需根据所考虑晶体管的导电类型,来作适当的调整。为了这个原因,通常含金属电极材料可用于η-沟道晶体管和ρ-沟道晶体管,该η-沟道晶体管和ρ-沟道晶体管可根据非常先进的制造阶段中的众所周知的制造策略,来加以提供。在这些所谓的替换栅极方案中,高-k介电材料可结合钛氮化物盖体材料而加以形成,该钛氮化物盖体材料可作为限制该敏感性高-k材料,并在该栅极介电材料的附近, 提供中等高的导电性材料层的有效材料。之后,提供无定形状态(amorphous state)的硅, 以作为位置支持材料(place holder material),这是因为无定形硅材料可在非常先进的制造阶段中被替换。所生成的层堆栈、以及任何额外的牺牲材料(例如,介电盖体材料及类似物),可接着被图案化成栅极电极结构。同时,该对应的电阻器亦如上述而形成。接下来, 实施任何进一步的制程,以通过形成漏极和源极区域、实施退火制程、以及最终将该晶体管连同该电阻器一起嵌入至介电材料中,以完成该基本晶体管组构。因此,在任何高温退火制程后,可施加适当的材料移除序列,以曝露该位置支持硅材料,该位置支持硅材料之后会根据高度选择性的蚀刻制程,而在该栅极电极结构中被移除。根据适当的掩膜方案,之后,适当的含金属电极材料填充至η-沟道晶体管和ρ-沟道晶体管的栅极电极结构中,以调整这些不同类型的晶体管所需的工作函数。此外,高导电性电极金属(例如,铝和类似物)可填充至该栅极电极结构中。以这种方式,区域栅极导电性和所希望的高度沟道受控性皆可达成。此外,通过例如提供适当的金属物种(在该金属物种中,晶体管特性的任何漂移,均可实质地消除,这是因为任何高温制程均已在早先的制造阶段中实施),可调整工作函数。以这种图案化方案,该电阻性结构也可接收该电极金属,从而将区域导电性授予该电阻性结构,然而,该电阻性结构可因此减少该电阻数值,从而要求该晶体管减少线宽度及/或要求该晶体管增加总体长度。虽然前者的测量会因为必需提供非常小的线宽度,而可能导致图案化程序,但后者的态样却可能导致该半导体晶粒中区域消耗的增加。为了这些原因,已提出选择性地从该栅极电极结构,移除该无定形硅材料,并通过适当的掩膜方案,来保存该电阻器中的硅材料。虽然该电阻数值在保存该无定形硅材料时, 可明显地减小,但却了解到,当该电阻器根据上述的替换栅极方案形成时,所生成的电阻性仍然需要明显地重新设计基于硅的电阻器。类似地,在其它金属栅极方案中,该栅极电极结构可在早先的制造阶段中完成,以避免替换该无定形硅材料及提供适当的工作函数调整金属物种和该高度导电性的栅极金属的复杂制程步骤。为了达到这个目的,可沉积包含高_k组件的栅极介电材料,并结合适当的导电性材料,该导电性材料可包含特定选择的工作函数金属物种,例如,镧、铝或类似物,其可作为专用的材料层及/或可扩散至下方的栅极介电材料中。之后,适当的含金属电极材料(例如,具有钛氮化物的形式),接续沉积无定形硅,并结合任何适当的牺牲材料或类似物。之后,栅极电极与电阻器一起被图案化(亦如上述),并且,通过使用任何适当的制程策略来形成该晶体管,以继续进一步的制程。在整体制程流程的最终阶段,金属硅化物可形成在晶体管中,并且也可形成在含硅栅极电极和电阻器的对应接触区域中,从而完成基本的晶体管组构。 虽然在此案例中,是根据无定形硅来提供该电阻器,但如以上针对后者替换栅极方案所描述的,其结果是通常的电阻数值仍然过高,从而需要明显的重新设计。已了解到例如使用无定形硅,该电阻器最终得到的电阻数值是由该高_k介电材料上方所形成的钛氮化物材料来决定。因此,在一些传统的方案中,已提出通过在形成该栅极电极结构后,明显地修正该钛氮化物材料的结晶状态,来选择性地减少电阻器的钛氮化物材料的薄片电阻 (sheet resistance)。为了达到这个目的,可施加布植技术,在该布植技术中,布植物种(例如,氙)是在掩膜布植制程期间被布植的,以实质地无定形化、或至少造成该钛氮化物材料中的重大损坏。虽然所造成的薄片电阻明显地较高,然而,其结果是该电阻数值可能发生明显的变化。咸信即使在沉积该无定形硅材料时的轻微变化,也会导致该硅氮化物材料在该掩膜无定形布植制程期间的结晶状态的修正程度明显的差异。因此,纵使考虑实质上数字的电路,也会在装置效能上观察到明显的变化,这是因为在这些案例中,也需要精确的电阻数值。有鉴于上述的情况,本发明系关于制造技术和半导体装置,其中,可结合高_k金属栅极电极结构,来形成基于硅的电阻器,同时能避免、或至少减少上述的一个或更多问题的影响。

发明内容
大体而言,本发明提供半导体装置和制造技术,其中,基于硅的电阻器可与高_k 金属栅极电极结构一起提供,其中,可以较优的均勻性和减少的制程复杂度,来完成所需的电阻数值。在用来提供高_k金属栅极电极结构的复杂制造策略中(例如,在该栅极电极结构可能在早先的制造阶段中便已完成的制程技术中),先前技术使用无定形材料,尤其是无定形硅材料被视为提供较高的薄片电阻(相较于例如,多结晶硅材料)。如以上所讨论的,虽然通常使用无定形硅材料,但已发现基于硅的电阻器的最终电阻数值过高,这是因为该电阻数值的主要部分是由该钛氮化物材料所贡献。根据本文所揭露的原则,很惊讶的发现使用多结晶硅作为该电阻器材料,使电阻数值可根据该多结晶硅材料(例如,通过布植或类似者),而作适当的调整,而不需要任何特定的修正,尤其该导电性盖体材料的结晶状态的详细期间内,其中,该导电性盖体材料是形成在包含该高_k组件的该栅极介电材料上方。因此,由于这个发现,可有效地提供基于硅的电阻器,而不用明显地重新设计,同时,也不需要额外的平版印刷步骤和布植制程,传统上,施加这些步骤和制程,会劣化该导电性盖体材料的结晶状态。尤其是,使用修正的基于钛氮化物的材料可提供该多结晶硅电阻器较优的电阻数值。举例来说,钛铝氮化物材料(铝占至少一个原子百分比或更高)可导致适当的电阻数值。 本文所揭露的一个例示半导体装置包含晶体管,其包含栅极电极结构。该栅极电极结构包含第一堆栈材料层,其包含高_k介电材料和形成在该高_k介电材料上方的含金属电极材料。该半导体装置另包含电阻器,其包含第二堆栈材料层,该第二堆栈材料层包含该高_k介电材料、该含金属电极材料、和形成在该含金属电极材料上方的多晶硅电极材料。此外,该第一和第二堆栈材料层中的该含金属电极材料具有实质相同的结晶结构。本文所揭露的一个例示方法是关于形成半导体装置的电阻性结构。该方法包含在第一装置区域和第二装置区域上方形成绝缘材料层,其中,该绝缘材料层包含高_k介电材料。该方法另包含在该绝缘材料层上方形成含钛和氮导电性材料层。此外,该方法包含在该含钛和氮导电性材料层上形成多晶硅层。再者,该方法包含在该第一装置区域上方形成栅极电极结构、并在该半导体装置的该第二装置区域上方形成电阻器结构,其中,该栅极电极结构和该电阻器结构包含该绝缘材料层、该含钛和氮导电层、和该多晶硅层。本文所揭露的另一个例示方法包含在半导体装置的隔离结构上方形成电阻性结构,其中,该电阻性结构包含多结晶半导体材料,形成在高_k介电材料和含金属盖体层上方。该方法另包含调整该电阻性结构的电阻,而不会劣化该含金属盖体层的结晶状态。


本发明的其它实施例是定义在附加的权利要求中,并且在阅读接下来的详细描述,并参考附随的图式时,将会变得明显,其中,

图Ia示意地例示依据例示的实施例而形成高_k金属栅极电极结构和基于半导体的电阻器的早先制造阶段中的半导体装置的剖面视图;图Ib示意地例示依据例示的实施例在进一步先进制造阶段中的半导体装置,其中,栅极电极结构是形成在主动区域上方,而电阻器是形成在隔离区域上方,其中,含金属盖体材料与该电阻器中的栅极电极结构可具有实质相同的结晶状态;图Ic示意地例示依据例示的实施例在进一步先进制造阶段中的半导体装置的剖面视图,其中,系例示任何高温退火制程后的晶体管和电阻器;以及图Id示意地例示依据例示的实施例的半导体装置的剖面视图,在该半导体装置中,该硅材料可依据替换栅极方案,而选择性地从该栅极电极结构移除。
具体实施例方式虽然本发明的描述是参考接下来的详细描述以及图式中所例示的实施例,但应了解到,接下来的详细描述以及图式并非意图将本发明限制在所揭露的特定例示的实施例中,反而,该描述的例示实施例仅示范本发明的各种不同态样,本发明的范围是由附加的权利要求来加以定义。大体而言,本发明大致上是因应提供基于半导体的电阻器的问题,尤其是在复杂制造方案(其中,将提供高_k金属栅极电极结构)的情况下因应提供基于硅的电阻器的问题。为了达到这个目的,很惊讶地了解到多晶硅半导体材料(尤其是多晶硅材料,其之后也可称为多晶硅),可与基于钛氮化物的导电性盖体层结合使用,而不致于劣化此材料的结晶状态,但却能有效地调整该多晶硅电阻器的电阻数值。已经发现对于其它相同装置和制程参数而言,使用多晶硅、并结合钛氮化物(尤其是结合含铝钛氮化物,其之后也可称为钛铝氮化物),可使电阻数值相较于无定形硅/钛氮化物结合物,有大约20 %或甚至更多的不同,从而表示出多晶硅为整体电阻数值的主要贡献者。因此,可根据该多晶硅材料完成有效的调整,从而使该多晶硅电阻器有所需要的电阻数值。在传统的方法中,无定形硅材料不会容许有效的调整,这是因为电阻数值的主要贡献者是来自于钛氮化物材料,从而需要明显地降低其导电性。参阅图la-ld,另外的例示实施例将在下文中有详细的描述。图Ia示意地例示在早先制造阶段中半导体装置的剖面视图。如所例示的,该半导体装置100可包含基板101和形成于该基板101上的半导体层102,其中,当该半导体层 102可直接地连接至该基板101的结晶材料时,该基板101和该半导体层102可形成“大块”(bulk)组构。在其它案例中,可通过将绝缘层(未图示)直接埋藏在该半导体层102下方,来提供SOI (绝缘体上覆硅)组构。应了解到,该半导体层102可代表初始状态中的半导体材料,但在进一步的制程期间,任何非半导体材料区域可形成于其中。举例来说,该半导体层102可在其中已形成有多个主动区域(也就是半导体区域),在该主动区域中或上方, 形成有晶体管。为了方便起见,图Ia仅例示单一主动区域102a。类似地,该层102可包含隔离区域,例如隔离区域102b,其可侧向地描绘主动区域的轮廓,并且也可提供区域,以供电阻性结构或类似物形成于其上。在此案例中,该隔离结构102b可视为一种装置区域,在该装置区域上方,将提供电阻器或电阻性结构,将于下文中加以描述。此外,就此而言,该主动区域102a可视为另一个装置区域,在该装置区域中或上方,将形成晶体管。再者,在所显示的制造阶段中,材料层堆栈110设置在该区域102a、102b上方,并包含绝缘层111和含金属盖体层112,且结合多晶硅半导体材料,在一个例示实施例中,该多晶硅半导体材料为多晶硅材料。在其它案例中,半导体材料113也可包含特定数量的锗,如果认为适当的话。该绝缘层111可包含高_k介电材料(例如,铪氧化物、铪硅氧化物、锆氧化物、及类似物),以使该层111在可接受的厚度(其可为1.5纳米或更多)中,具有增加的介电常数,从而将任何漏电流保持在可接受的范围。举例来说,该绝缘层111可包含传统的介电材料,其形式例如为二氧化硅、氮氧化硅及类似物,其厚度为1纳米,在与特定的高_k介电材料层结合后,其厚度明显地小于1纳米。此外,该导电性盖体材料112可包含钛和氮,其在本文中也可称为钛氮化物,但在其它例示实施例中,该层112除了钛和氮外,另可包含特定数量的铝(例如, 一个原子百分比或更多),以形成钛铝氮化物材料层。该层112的厚度通常可选择在5-20 纳米的范围内,视整体装置和制程要求而定。多结晶层(polycrystalline layer) 113可具有适当的基本掺杂浓度、或可为实质未掺杂的硅材料或硅/锗材料,其厚度是依据离子阻挡能力、整体导电性、和类似者而定。如图Ia所例示的,该半导体装置100可基于下列的制程形成。该主动区域102a 可通过形成该隔离结构102b,来定义其侧向尺寸、形状、和位置,该隔离结构102b可基于精密的平版印刷术(lithography)、蚀刻、沉 积、和平坦化技术,来加以完成。在提供该隔离结构102b之前或之后,可通过使用众所周知的布植制程和掩膜方案,来将基本掺杂物浓度或井掺杂(well doping)实施在该主动区域102a中。之后,当沉积需要基本氧化物材料、以例如使用沉积技术提供二氧化硅基底材料和提供高_k介电材料(其可基于CVD (化学气相沉积)、ALD(原子层沉积)、及类似者)时,可通过例如氧化作用,形成该绝缘层111。之后, 可视整体的制程策略,而施加特定的材料,以定义适当的工作函数或不同类型的晶体管。为了达到这个目的,可沉积或适当地图案化适当的金属层(例如,镧、铝、或类似物,可能结合钛氮化物),以将该适当的工作函数物种,扩散至下方的绝缘材料111中。在一些方法中,可移除这些材料层,并可通过众所周知的溅镀沉积技术或类似者,来将该导电性盖体材料112 沉积成电极材料。应了解到,在其它案例中,可在沉积该盖体层112之前,先提供对应的专用薄材料层(例如,镧层、铝层、和类似物),并在整个进一步制程中,保存该专用薄材料层。 在此案例中,任何这种专用的功能调整型金属层可视为该盖体层112的一部分。在一些例示实施例中,将该层112沉积成钛氮化物材料的形式,可能涉及并入铝物种,以提供钛铝氮化合物,其也可称为钛铝氮化物材料。在此案例中,该钛内容物和该铝内容物可至少是一个原子百分比或更多,较佳是数个原子百分比。可根据溅镀沉积和类似者,来提供对应的钛铝氮化物材料。之后,可根据低压CVD,来沉积多结晶半导体材料(例如,该硅材料或该硅/锗材料),从而在该层112上方,形成具有多结晶状态的材料。为了达到这个目的,可使用任何用来提供多晶硅或硅/锗材料的众所周知的配方。图Ib示意地例示更先进制造阶段中的该半导体装置100。如所例示的,晶体管150 的栅极电极结构160a可形成在该主动区域102a上方,并可包含该材料层111、112和113。 类似地,电阻器或电阻性结构160b可形成在该隔离区域102b上方,并且可包含该层111、 112和113。此外,该栅极电极结构160a和该电阻器160b可包含侧壁间隔件结构161,例如包含硅氮化物、二氧化硅或类似物。再者,介电盖体材料114可设置在该多结晶半导体材料113 上。该栅极电极结构160a和该电阻器160b的形成,可基于图Ia的该层堆栈110。也就是,可根据精密的平版印刷术和蚀刻技术,来图案化图Ia的该层堆栈110,从而提供第一层堆栈110a、其具有适当的侧向尺寸,以符合该栅极电极结构160a的要求。类似地,也可提供第二层堆栈110b,该第二层堆栈IlOb可具有对应于该电阻器160b的要求的适当侧向尺寸。应了解到,图案化图Ia的该层堆栈110通常会涉及沉积另外的牺牲材料(例如,该介电盖体层114),并结合其它的硬掩膜材料或类似物,其在形成该栅极电极结构160a和该电阻器160b后,可予以移除。由于该盖体层114会被使用于一些方法中(例如,将应变诱发半导体合金并入至该装置100的一些主动区域中),因此,此层在此制造阶段中,仍会保存。 再者,如果需要的话,可通过使用任何适当的制程技术(例如多层沉积技术和类似者),来设置间隔件结构161。应了解到,该层112和113的结晶状态可实质相同于该栅极电极结构160a和该电阻器160b,这是因为任何制程皆可以相同的这些装置特征的方式,来加以实施。图Ic示意地例示更先进制造阶段中的该半导体装置100。如所显示的,该晶体管 150可包含漏极和源极区域151,其是形成在该主动区域102a中,并侧向地包围沟道区域 152。此外,在所显示的实施例中,金属硅化物区域153可形成在该漏极和源极区域151中。 该栅极电极结构160a可包含额外的间隔件结构162,其(如果设置在此制造阶段中)可使用来定义该金属硅化物区域153的侧向偏移,并且也可定义该漏极和源极区域151的侧向和垂直掺杂物分布。就间隔件组件、蚀刻停止衬垫和类似物的数量而言,该间隔件结构162 可具有任何适当的组构。此外,金属硅化物163可形成在该多结晶材料113中,以增强该栅极电极结构160a的整体导电性。

该电阻器160b可包含介电盖体材料或硅化停止材料116,其可定义对应的接触区域164b,在该接触区域164b中,可设置该金属硅化物163,以减小该电阻器160b的接触电阻。因此,该掩膜116基本上可定义该电阻器160b的侧向尺寸,这是因为形成在掩膜116 下方的该非硅化的多结晶半导体材料113可主要定义该电阻器160b的电阻数值,如先前所讨论的。此外,该电阻器160b也可包含该间隔件结构162。也可根据接下来的制程,来形成如图Ic中所例示的该半导体装置100。在图案化该栅极电极结构160a和该电阻器160b 后,可施加任何额外的制程步骤,例如,将应变诱发半导体材料并入至一些晶体管或类似物中,并接续布植制程序列和适当的掩膜方案,以形成该漏极和源极区域151,并在该电阻器 160b的该多结晶材料113中,建立希望的掺杂物浓度。如以上所讨论的,该材料113可贡献该电阻器160b的整体电阻数值的主要部分,从而有效地调整最终所希望的电阻数值。应了解到,在该整个制程序列期间,该电阻器160b中该材料112的结晶状态的劣化已不复见, 以致于该电阻器160b中的该层112和该栅极电极结构160a中的该层112可具有实质相同的结晶状态。应了解到,此层的结晶状态可因例如任何高温退火制程,而有某种程度的改变,然而,在该高温退火制程中,该栅极电极结构160a和该电阻器160b,在整个制程中,因为可避免任何劣化的制程步骤(例如,无定形布植制程,其在传统策略中均会采用,如以上所讨论的),因此皆可保存相同的结晶品质。在任何布植制程后,可根据装置需求实施高温退火制程,并且之后,可设置并图案化该掩膜116,以适当地定义该电阻器160b中该实际电阻器区域的侧向尺寸,也就是定义该接触区域164b。应了解到,如果认为是适当的话,该掩膜116的形式可为该介电盖体材料114(比较图lb)。接下来,可施加任何适当的硅化技术, 以形成该金属硅化物材料153和163。之后,可通过沉积并图案化适当的间层介电材料(interlayer dielectric material)或材料系统、以接收开口,来继续进一步的制程,该开口接下来可填充导电性材料以形成接触组件,以便连接至该晶体管150和该电阻器160b。图Id示意地例示依据进一步例示实施例的该半导体装置100。如所显示的,该晶体管150的基本组构可能已经完成,也就是,该漏极和源极区域151已形成在该主动区域 102a中,此可依据如上所描述的任何适当的布植和掩膜方案来加以完成。应了解到,在此制造阶段中,可在一些例示实施例中提供金属硅化物区域(未图示),但在其它的策略中, 可在之后的制 造阶段(也就是,形成对应的接触组件后)中,提供局部的金属硅化物区域。 此外,在所显示的制造阶段中,该栅极电极结构160a和该电阻器160b中材料112的结晶状态可非常类似,这是因为该电阻器160b中的该材料112可能尚未经历任何专用的制程,以劣化、也就是无定形化该结晶状态。再者,可提供间层介电材料或材料系统的部分(例如, 以第一介电层121的形式,例如,硅氮化物材料),并结合第二介电材料122(例如二氧化硅材料)。之后,可通过例如蚀刻、CMP (化学机械研磨)及类似者,来移除该材料系统120的过剩材料113。在此方法中,可曝露该多结晶材料113,例如针对该电阻器160b所显示的, 之后,可施加适当的蚀刻策略,以从该栅极电极结构160a,选择性地移除该多结晶半导体材料,同时能避免移除该电阻器160b中该材料113的至少一明显部分。举例来说,可提供对应的蚀刻掩膜104,而在其它案例中,可修改(或以类似方式)该材料113的表面的蚀刻阻性(etch resistivity)。在移除该栅极电极结构160a中的该多结晶半导体材料后,可沉积任何进一步的材料,例如,工作函数调整物种(如166所示意地指示的),并且可沉积电极金属167(例如,铝材料、铝合金和类似物),如167所示意地指示的。因此,在此替换栅极方案中,也可根据该多结晶材料113,而有效地提供该电阻器160b,而不需要该层112的该结晶状态的专用劣化,其也可导致较优的制程效率,这是因为可省略任何会劣化该材料112及/ 或重新设计该电阻器160b的额外步骤。因此,本发明提供制造技术和半导体装置,其中,可使用形式为硅材料、硅/锗材料和类似物的多结晶半导体材料,并结合“未修正”的导电性盖体材料,其可用来形成精密的高_k金属栅极电极结构,这是因为已经了解到电阻器的最终电阻数值可由该多结晶半导体材料决定、而非由该导电性盖体材料决定,即使保存在非劣化状态亦然。因此,可完成精确的电阻数值,而不需要重新设计和基于较优的制程效率。对于本领域中的熟习技术者而言,在看过本说明书后,本发明的进一步修正和变化将变得明显。因此,该描述是解读为仅是例示,其目的是在于教示本领域中的熟习技术者,具体化该等实施例的一般方法,应了解到,本文所显示和所描述的形式被当作目前较佳的实施例。
权利要求
1.一种半导体装置,包含晶体管,包含栅极电极结构,该栅极电极结构包含第一堆栈材料层和含金属电极材料, 该第一堆栈材料层包含高-k栅极介电材料,而该含金属电极材料是在该高-k栅极介电材料上方;以及电阻器,包含第二堆栈材料层,该第二堆栈材料层包含该高-k介电材料、该含金属电极材料、和形成在该含金属电极材料上方的多晶硅栅极材料,其中,该第一和第二堆栈材料层中的该含金属电极材料具有实质相同的结晶结构。
2.如权利要求1所述的半导体装置,其中,该含金属电极材料包含钛和氮。
3.如权利要求2所述的半导体装置,其中,该含金属电极材料另包含铝,以形成钛铝氮化物材料。
4.如权利要求1所述的半导体装置,其中,该第一堆栈材料层包含该多晶硅电极材料。
5.如权利要求4所述的半导体装置,其中,该第一堆栈材料层另包含金属硅化物,该金属硅化物是形成在该多晶硅电极材料的一部分中。
6.如权利要求1所述的半导体装置,其中,该电阻器另包含接触区域,该接触区域包含金属硅化物、并形成在该堆栈材料层中。
7.如权利要求1所述的半导体装置,其中,该栅极电极结构的栅极长度大约50纳米或更小。
8.如权利要求1所述的半导体装置,其中,该含金属电极材料的厚度大约30纳米或更小。
9.如权利要求1所述的半导体装置,其中,该第一堆栈材料层另包含电极金属,该电极金属是形成在该含金属电极材料上方。
10.如权利要求9所述的半导体装置,其中,该电极金属包含铝。
11.一种形成半导体装置的电阻性结构的方法,该方法包含在第一装置区域和第二装置区域上方形成绝缘材料层,该绝缘材料层包含高-k介电材料;在该绝缘材料层上方形成含钛和氮导电性材料层;在该含钛和氮导电性材料层上方形成多晶硅层;以及在该第一装置区域上方形成晶体管的栅极电极结构,并在该半导体装置的该第二装置区域上方形成电阻器结构,该栅极电极结构和该电阻器结构包含该绝缘材料层、该含钛和氮导电性材料层、和该多晶硅层。
12.如权利要求11所述的方法,另包含保存该含钛和氮导电性层的结晶状态,以在该栅极电极结构和该电阻器结构中保持实质相同。
13.如权利要求11所述的方法,其中,形成该含钛和氮导电性材料层包含形成钛铝氮化物层。
14.如权利要求11所述的方法,另包含在该栅极电极结构和该电阻器结构的接触区域中形成金属硅化物。
15.如权利要求11所述的方法,其中,形成该栅极电极结构包含至少以电极金属来替换该多晶硅层,但却保存该电阻器结构中的该多晶硅层。
16.如权利要求11所述的方法,其中,该电阻器结构是形成在设置于该第二装置区域中的隔离区域上方。
17.一种方法,包含在半导体装置的隔离结构上方形成电阻性结构,该电阻性结构包含多晶硅半导体材料,该多晶硅半导体材料形成在高_k介电材料和含金属盖体层上方;以及调整该电阻性结构的电阻,但不劣化该含金属盖体层的结晶状态。
18.如权利要求17所述的方法,另包含形成栅极电极结构,以包含该高_k介电材料和该含金属盖体层。
19.如权利要求17所述的方法,其中,形成该电阻性结构包含形成含钛和氮层,以作为该含金属盖体层。
20.如权利要求19所述的方法,其中,形成该含钛和氮层包含形成含钛、铝和氮层。
全文摘要
本发明涉及半导体装置及形成其电阻性结构的方法。在精密的半导体装置中,可通过使用多晶硅材料,以提供电阻器和高-k金属栅极电极结构,而不需劣化结晶的本质和与该高-k介电栅极材料一同使用的导电性含金属盖体材料的导电性。在此方法中,可得到较优的电阻数值的均匀性,但与此同时,却可降低整体制程的复杂度。
文档编号H01L29/8605GK102386184SQ20111026456
公开日2012年3月21日 申请日期2011年8月31日 优先权日2010年8月31日
发明者S·兰登, T·沙伊佩特 申请人:格罗方德半导体公司, 格罗方德半导体德累斯顿第一模数有限责任及两合公司
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