专利名称：组合eeprom/闪速非易失性存储器电路的制作方法
技术领域：
本发明的实施例一般地涉及电子系统和方法，并且更具体地涉及存储器电路和访问存储器电路的方法。
背景技术：
非易失性存储器电路存储数据，并且即使在非易失性存储器电路断电时也能保留所存储的数据。非易失性存储器电路中存储的数据通常包括需要按照相对较小的单位为基础进行访问的数据和只需要按照相对较大的单位为基础进行访问的数据。然而，需要按照相对较小的单位为基础进行访问的数据通常比只需要按照相对较大的单位为基础进行访问的数据占据更大的芯片面积。因此需要提供一种存储器电路和操作存储器电路的方法， 其能够使用减小的芯片面积来容纳需要按照相对较小的单位为基础进行访问的数据和只需要按照相对较大的单位为基础进行访问的数据两者。
发明内容
非易失性存储器电路包括存储器行和支持电路，其中至少一个存储器行包括至少一个电可擦除可编程只读存储器(EEPROM)存储器元件和至少一个闪速存储器元件。 EEPROM和闪速元件配置为共享一部分支持电路并且可以并行地访问。在实施例中，非易失性存储器电路包括存储器行以及与存储器行相连的支持电路，其中至少一个存储器行的包括至少一个EEPROM存储器元件和至少一个闪速存储器元件。所述至少一个EEPROM元件和所述至少一个闪速元件配置为并行地访问。所述至少一个存储器行中的所述至少一个EEPROM元件和所述至少一个闪速元件共享支持电路的一部分。在实施例中，非易失性存储器电路包括=EEPROM存储器矩阵；闪速存储器矩阵；地址总线，配置用于接收存储器地址；列解码器，与地址总线相连，并且配置用于选择与存储器地址相对应的存储器元件位于哪一存储器列；以及行解码器，与地址总线相连，并且配置用于选择与存储器地址相对应的存储器元件位于哪一存储器行。非易失性存储器电路的至少一行包括来自EEPROM存储器矩阵的至少一个EEPROM存储器元件和来自闪速存储器矩阵的至少一个闪速存储器元件。所述至少一个EEPROM存储器元件和来自闪速存储器矩阵的所述至少一个闪速存储器元件配置为并行地访问。在实施例中，对非易失性存储器电路中存储的数据进行访问的方法包括选择存储器电路的存储器行中的所有EEPROM存储器单元和所有闪速存储器单元；向选择的闪速存储器单元提供第一电压；向选择的EEPROM存储器单元中的至少一部分提供第二电压；以及访问选择的闪速存储器单元中存储的数据以及选择的EEPROM存储器单元的所述至少一部分中存储的数据。
根据结合附图的以下详细描述，本发明实施例的其他方面和优点将变得清楚明白，其中附图作为本发明的原理示例而示出。图1示出了根据本发明实施例的非易失性存储器电路的示意性方框图。图2示出了图1所示的非易失性存储器电路中的两个存储器行的实施例。图3示出了对于单一存储器行，图1所示的行解码器的实施例。图4是根据本发明实施例的对非易失性存储器电路中存储的数据进行访问的方法的流程图。贯穿说明书，类似的参考数字可以用于表示类似的元件。
具体实施例方式应该理解，这里一般性描述并且在附图中所示的实施例的部件可以按照多种不同的配置来设置和设计。因此，以下对附图中所示的各实施例的详细描述并不意味着限制本公开的范围，而只是表示各实施例。尽管在附图中展现了实施例的各个方面，但是除非另有声明，附图不一定按比例绘制。所描述的实施例在所有方面均应被认为只是说明性而不是限制性的。因此，本发明的范围由所附权利要求而不是由这种详细描述来表示。落在权利要求的等价含义和范围内的所有变化都包括在权利要求的范围之内。贯穿该说明书对于特征、优点或类似语言的引用并非暗示着利用本发明可以实现的所有特征和优点应该在任一单独实施例中实现。相反，提到特征和优点的语言应该被理解为意思是结合实施例描述的特定特征、优点或特性包括在至少一个实施例中。因此，贯穿该说明书的对于特征和优点的讨论以及类似语言可以但并非一定指的是相同实施例。另外，可以在一个或多个实施例中按照任意合适的方式组合所描述的本发明的特征、优点和特性。在看到这些描述时，相关领域的普通技术人员能够理解无需特定实施例的一个或多个特定特征和优点，也可以实践本发明。在其他实例中，可以理解的是，在某些实施例中可以存在在本发明的所有实施例中都不存在的附加特征和优点。贯穿该说明书，对于“一个实施例”、“实施例”或类似语言的引用意味着结合所指实施例描述的具体特征、结构或特性包括在至少一个实施例中。因此贯穿该说明书，短语 “在一个实施例中”、“在实施例中”和类似语言可以但并非一定指的是相同实施例。图1示出了根据本发明实施例的非易失性存储器电路100的示意性方框图。非易失性存储器电路配置用于存储数据、并且在非易失性存储器电路加电及断电时保留存储的数据。非易失性存储器电路包括诸如存储器单元之类的存储器元件。对非易失性存储器电路的存储器元件中存储的数据进行访问可以包括读取存储器元件中存储的数据；擦除存储器元件中存储的数据；和/或向存储器元件中写入新数据。非易失性存储器电路可以是独立电路或者嵌入到诸如智能卡芯片之类的集成电路(IC)中。在图1所示的实施例中，非易失性存储器电路100包括EEPROM存储器矩阵102、闪速存储器矩阵104、地址总线106、列解码器108、行解码器110以及用于EEPROM存储器矩阵和闪速存储器矩阵的支持电路111。尽管将非易失性存储器电路示出并且描述为具有特定的部件和功能，但是非易失性存储器电路的其他实施例可以包括更少或更多的的部件以实现更少或更多的功能。
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非易失性存储器电路100的EEPROM存储器矩阵102配置用于存储要求小粒度 (granularity)的数据，并且在EEPROM存储器矩阵加电及断电时保留所存储的数据。要求小粒度的数据是需要按照相对较小的单位为基础进行访问的数据，例如以单个字节、多个字节或单个字为单位。这里将要求小粒度的数据称作“小粒度数据”。在实施例中，小粒度数据是可以以单个字为单位进行访问的应用数据。应用数据可以包括诸如计数器、指针和标记之类的软件变量。在图1所示的实施例中，EEPROM存储器矩阵包括至少一个EEPROM存储器单元112，其中每一个EEPROM存储器单元包括至少一个晶体管。非易失性存储器电路100的闪速存储器矩阵104配置用于存储不要求小粒度的数据，并且在闪速存储器矩阵加电及断电时保留所存储的数据。不要求小粒度的数据是只需要按照相对较大的单位为基础进行访问的数据。不要求小粒度的数据不需要按照相对较小的单位为基础例如以单个字节、多个字节或单个字为单位进行访问。这里将不要求小粒度的数据称作“大粒度数据”。在实施例中。大粒度数据是通常写入到大存储器块中、并且不需要以小存储器块为单位擦除或改变的软件代码。在图1所示的实施例中，闪速存储器矩阵包括至少一个闪速存储器单元114，其中每一个闪速存储器单元包括至少一个晶体管。EEPROM存储器矩阵102和闪速存储器矩阵104之间的主要区别在于=EEPROM存储器矩阵要求用于选择小存储器单位进行访问的选择装置，而闪速存储器矩阵不要求用于选择小存储器单位进行访问的选择装置。选择装置和操作选择装置的电路占据了其上制造非易失性存储器电路的半导体芯片上的大量面积。结果，EEPROM存储器矩阵比闪速存储器矩阵占据更多的芯片面积。因为EEPROM存储器矩阵每比特比闪速存储器矩阵占据更多的芯片面积，EEPROM存储器矩阵的材料成本和制造成本比闪速存储器矩阵要高。EEPROM存储器矩阵和闪速存储器矩阵的许多支持电路是相同的电路或非常类似的电路。例如，EEPROM存储器矩阵和闪速存储器矩阵两者都要求诸如电荷泵、读出放大器、 解码器、模式逻辑电路、电源电路、稳压器和/或基准电压之类的支持电路。在图1的实施例中，非易失性存储器电路100包括在EEPROM存储器矩阵102和闪速存储器矩阵104之间共享的支持电路111。在一些实施例中，支持电路包括至少一个电荷泵；至少一个读出放大器，配置用于测量非易失性存储器电路的至少一个EEPROM元件或至少一个闪速元件的电压或电流；模式逻辑电路；电源电路，配置用于向非易失性存储器电路的至少一个EEPROM 元件和至少一个闪速元件供电；稳压器和/或基准电压。通过在EEPROM存储器矩阵和闪速存储器矩阵之间共享支持电路，EEPROM存储器矩阵和闪速存储器矩阵各自不需要单独的一组支持电路。与对于EEPROM存储器矩阵和闪速存储器矩阵具有两组单独的支持电路相比， 在EEPROM存储器矩阵和闪速存储器矩阵之间共享至少一些支持电路可以明显节省芯片面积的使用。图1所示的支持电路111可以包括模式选择电路115，模式选择电路115配置用于产生单独的信号来选择EEPROM存储器矩阵102或闪速存储器矩阵104的任一个，或者配置用于产生两个信号来选择EEPROM存储器矩阵、闪速存储器矩阵或并行选择这两个存储器矩阵。在一些实施例中，模式选择电路是外部电路，例如数字存储器接口或者存储器管理单元。支持电路与列解码器108和行解码器110相互作用。尽管图1中示出了支持电路位于非易失性存储器电路100的左下角，但是在其他实施例中支持电路可以位于不同的位置。对于小粒度数据和大粒度数据两者都只使用EEPROM存储器矩阵102增加了非易失性存储器电路100的总芯片面积，并且导致更高的生产成本。对于小粒度数据和大粒度数据两者都只使用闪速存储器矩阵104可以消除对 EEPROM存储器矩阵102的需要，节省非易失性存储器电路100的总芯片面积，并且减小生产成本。然而，对于存储小粒度数据的闪速存储器矩阵部分，仍然需要按照相对较小的存储器单位为基础进行访问。为了访问闪速存储器矩阵的小存储器单位，必须进行EEPROM仿真， 这要求具有临时存储可能性并且减小最大擦除/编程周期。此外，要求影响性能、功率和备份管理的读取-修改-写入操作。如果读取-修改-写入操作中断，闪速存储器矩阵的整行中存储的数据将无效。对于读取-修改-写入操作，必须将用于中断擦除-编程周期的备份管理程序扩展到闪速存储器矩阵的整行中存储的数据，包括不是改变目标的数据。然而，备份管理程序(尤其是在诸如银行卡之类的安全相关电路中的备份管理程序)需要在断电中断的情况下在闪速存储器中存储指示备份过程的标志。因为指示备份过程的标志必须在没有额外备份管理的情况下工作，这些标志必须覆盖至少一个完整的存储器行。结果， 要求额外的存储器空间。在EEPROM存储器矩阵和闪速存储器矩阵之间没有共享支持电路111的情况下，将 EEPROM存储器矩阵102和闪速存储器矩阵104组合到非易失性存储器电路100中要求对于 EEPROM存储器矩阵和闪速存储器矩阵各自的单独支持电路。结果，所有相同或类似支持电路的双重设置增加了要求的总芯片面积。此外，地址和数据总线的双重布线增加了总的开销。将EEPROM存储器矩阵102和闪速存储器矩阵104组合到非易失性存储器电路100 中、并且在EEPROM存储器矩阵和闪速存储器矩阵之间共享支持电路111带来了在单个电子设备中由EEPROM存储器矩阵实现小粒度以及由闪速存储器矩阵实现小芯片面积的好处。当按照相同的技术制造时，EEPROM存储器矩阵102的存储器单元112与闪速存储器矩阵104的存储器单元114相同或类似。与闪速存储器矩阵的存储器单元相比，EEPROM 存储器矩阵的存储器单元需要额外的选择元件。结果，对于EEPROM存储器矩阵的存储器单元和选择元件的晶体管组可能要求额外的阱(well)。在实施例中，EEPROM存储器矩阵的存储器单元的晶体管和选择元件的晶体管可以是不同的类型，并且要求不同掺杂类型的体材料。例如，EEPROM存储器矩阵的存储器单元的晶体管是需要η掺杂体材料的pmos晶体管，而选择元件的晶体管是需要P掺杂体材料的nmos晶体管。由于用于EEPROM存储器矩阵的额外元件，当在半导体芯片上制造时，为存储相同数量的数据，EEPROM存储器矩阵的一行比闪速存储器矩阵的一行长得多。由于不同长度的行，其中一些存储器行形成EEPROM存储器矩阵而其他存储器行形成闪速存储器矩阵的EEPROM存储器矩阵和闪速存储器矩阵组合实际上是不可行的。在实施例中，闪速存储器行和EEPROM存储器行的长度之差足够大， 使得共享位线不可行。例如，EEPROM存储器行可能需要每隔Ι.Ομπι的位线，而闪速存储器行可能需要每隔0.8μπι的位线。由于不同的位线间距，金属连接的展宽增加了较大的布线开销，因此当需要连接数百条位线时是不可行的。在图1所示的实施例中，非易失性存储器电路100包括N行存储器元件，其中N是大于3的整数。每一存储器行中的存储器元件配置为并行地访问。非易失性存储器电路的每一存储器行包括至少一个EEPROM存储器单元112和至少一个闪速存储器单元114。尽管在图1中将非易失性存储器电路示出为包括多于三行的存储器元件，非易失性存储器电路的其他实施例可以包括刚好三行的存储器元件或少于三行的存储器元件。EEPROM存储器单元的结构与闪速存储器单元的结构类似或相同。EEPROM存储器单元的电操作也与闪速存储器单元的电操作类似或相同。通过在非易失性存储器电路的每一行中包括EEPROM存储器单元和闪速存储器单元，可以在EEPROM存储器矩阵和闪速存储器矩阵之间共享诸如电荷泵、读出放大器、解码器、模式逻辑电路、电源电路、稳压器和/或基准电压之类的公共支持电路。此外，通过在非易失性存储器电路的每一行中包括EEPROM存储器单元和闪速存储器单元，可以对非易失性存储器电路的每一存储器行实现统一的长度。在图1所示的实施例中，存储器行的高度和宽度彼此相同，以与允许适当的布局。在一些实施例中，非易失性存储器电路100的存储器列包括至少一个EEPROM存储器元件和至少一个闪速存储器元件。然而，与在存储器行中具有至少一个EEPROM存储器元件和至少一个闪速存储器元件相比，在存储器列中具有至少一个EEPROM存储器元件和至少一个闪速存储器元件在工业实践中不太可能。在工业实践中不太可能的原因之一是，用于存储相同数量数据的EEPROM和闪速存储器元件的高度彼此类似，而用于存储相同数量数据的EEPROM和闪速存储器元件的长度明显不同。因为用于存储相同数量数据的EEPROM 和闪速存储器元件的高度彼此类似，将EEPROM和闪速存储器元件设置在存储器行中可以容易实现。因为用于存储相同数量数据的EEPROM和闪速存储器元件的长度明显不同，将 EEPROM和闪速存储器元件设置在存储器列中可能在非易失性存储器电路的列结构中产生问题。非易失性存储器电路的列结构中的问题可能会增加非易失性存储器电路的布局限制。此外，额外的EEPROM存储器选择可能性要求从列解码器108向EEPROM存储器元件提供的额外信号。与在存储器列中实现EEPROM存储器元件和闪速存储器元件相比，当在存储器行中实现EEPROM存储器元件和闪速存储器元件时，修改列解码器来提供额外信号更加各易ο非易失性存储器电路100的地址总线106用于接收输入存储器地址，并且向列解码器108和行解码器110发送接收到的存储器地址用于地址解码。非易失性存储器电路100的列解码器108配置用于选择与输入存储器地址相对应的存储器元件位于哪一存储器列。存储器元件可以用于存储比特、字或者另外数量的数据。 在图1所示的实施例中，列解码器位于EEPROM存储器矩阵102和闪速存储器矩阵104的下非易失性存储器电路100的行解码器配置用于选择与输入存储器地址相对应的存储器元件位于哪一存储器行。在图1所示的实施例中，行解码器位于EEPROM存储器矩阵 102和闪速存储器矩阵104的左侧。在一些实施例中，存储器元件配置用于存储数据字。非易失性存储器电路100的存储器行通常包含一定数量的EEPROM存元件和不同数量的闪速元件。例如，存储器行中的 EEPROM元件的数量可以等于2%存储器行中闪速元件的数量可以等于2f，其中e和f是不同的非负整数。在这种情况下，对于列解码器所需要的地址比特数等于整数e和整数f中的较大值。对于列解码器所需要的地址比特数等于整数e和整数f中的较大值的原因之一在于列地址比特通常比行地址比特有效性低(less significant)，以保持可以并行访问的EEPROM存储器矩阵102和闪速存储器矩阵104的存储器块在连续的地址空间。在示例中，非易失性存储器电路包括IOM个存储器行，并且每一存储器行存储1 个数据字。在这
9种情况下，如果行地址有效性小于列地址，则第一行中的存储器元件的地址可以是0、1024、 2048、…、130，048，而第二行中的存储器元件的地址可以是1、1025、2049、...、130，049。结果，不能容易地并行访问存储器行中的存储器元件。然而，如果列地址有效性小于行地址， 存储器行中的存储器元件可以具有连续的地址，例如0、···、127，因此可以容易地并行访问。 因为列地址比特通常有效性小于行地址比特，当e < f时，一些地址比特与EEPROM存储器矩阵无关，或者当f < e时，一些地址比特与闪速存储器矩阵无关。图2示出了图1所示的非易失性存储器电路100中两个存储器行220、260的实施例。存储器行220包括两个EEPROM存储器元件222、224，一个闪速元件226，以及与两个 EEPROM存储器元件222、2M相连的两个选择晶体管228。存储器行260包括两个EEPROM 存储器元件沈2 J64，一个闪速元件沈6，以及与两个EEPROM存储器元件沈2、264相连的两个选择晶体管228。每一 EEPROM存储器元件配置用于存储数据字，并且包括多个EEPROM存储器单元232。每一个EEPROM存储器单元包括EEPROM单元晶体管230和访问晶体管236。 每一个闪速存储器元件配置用于存储另一数据字，并且包括多个闪速存储器单元234。每一个闪速存储器单元包括闪速单元晶体管238和访问晶体管236，闪速单元晶体管可以与 EEPROM单元晶体管类似或者相同。访问晶体管配置用于当激活公共访问电源电压线240或 280时选择存储器行的每一 EEPROM单元晶体管和每一闪速单元晶体管。每一 EEPROM存储器元件通过选择晶体管2 与EEPROM存储器电源电压线242或282相连。在图2所示的实施例中，通过列解码器108控制选择晶体管。通过控制选择晶体管(例如通过激活或者去激活选择晶体管)，每一 EEPROM元件可以与EEPROM存储器电源电压线相连或者分离。在实施例中，每一选择晶体管配置用于激活以将EEPROM电源电压线242、282之一与EEPROM存储器元件之一相连，或者配置用于去激活以将EEPROM存储器电源电压线之一与EEPROM存储器元件之一分离。每一闪速存储器元件与闪速存储器电源电压线对4、284之一相连而无需任何选择晶体管，并且配置用于当激活闪速存储器电源电压线时可以访问该闪速存储器元件。在图2所示的实施例中，公共访问电源电压线、EEPROM存储器电源电压线和闪速存储器电源电压线分别与访问晶体管、EEPROM单元晶体管和闪速单元晶体管的栅极相连。闪速存储器电源电压线对4、284与EEPROM存储器电源电压线M2J84相分离。换句话说，每一水平存储器行220、260包括具有用于EEPROM功能的存储器元件选择可能性的存储器单元232以及无需额外选择可能性的额外存储器单元234，以实现闪速区域的高比特密度。通过在EEPROM存储器电源电压线和闪速存储器电源电压线上使用适当的电压，可以分离或同时访问所选择的EEPROM存储器单元和/或闪速存储器单元。在图2所示的实施例中，通过行解码器110(图2中未示出)来控制EEI3ROM存储器电源电压线、闪速存储器电源电压线和公共访问电源电压线。列解码器108控制选择晶体管228以选择所需的EEI5ROM 存储器元件。在图2所示的实施例中，从每一单元晶体管230、238的顶部延伸的线对于所有的存储器行220、260和单独的比特列是公共的，将其称作“位线”。与选择晶体管228的栅极相连的竖直线对于所有的存储器行和单独的字列是公共的，将其称作“字选择线”。在访问晶体管236下面延伸的线248、288彼此相连，并且称作全局连接线。在实施例中，全局连接线接地。在图2所示的实施例中，通过向相应列地址的单元晶体管处的相应位线施加电流或电压、将相应的位线与读出放大器250相连、并且测量读出放大器处的位线的电压或电流，来对单元晶体管230、238中存储的数据进行访问。对存储器行220、260之一中存储的数据进行访问是通过分别向访问电源电压线240、280施加适当的电压以产生输出数据来实现的。在图2中，输入数据是输入到存储器行220460中进行存储的数据。对于每一存储器行220J60，EEPROM存储器元件222、224、洸2、264和闪速元件 226,266的电源电压线M2J44J82J84的数目影响非易失性存储器电路100布局时的布线。由于非易失性存储器电路布局时的布线限制，用于向EEPROM/闪速存储器元件供电的每一行多于几条电源电压线是不可行的。例如，每一条电源电压线可能要求行解码器110 提供单独的驱动器电路。尽管在图2中将每一 EEPROM存储器元件222、224、沈2、264示出为包括多于三个 EEPROM存储器单元232，但是EEPROM存储器元件的其他实施例可以包括刚好三个EEPROM 存储器单元或者少于三个EEPROM存储器单元。类似地，尽管在图2中将每一闪速存储器元件226、266示出为包括多于三个闪速存储器单元234，但是闪速存储器单元的其他实施例可以包括刚好三个闪速存储器单元或者少于三个闪速存储器单元。此外，尽管在图2所示的实施例，每一存储器行中的每一 EEPROM存储器单元和闪速存储器单元包括访问晶体管， 但是在其他实施例中EEPROM存储器单元和/或闪速存储器单元可以不包括访问晶体管。另外，尽管在图2所示的实施例中，每一 EEPROM存储器元件和闪速存储器元件存储一个数据字，但是EEPROM存储器元件和闪速存储器元件的其他实施例可以存储多于或少于一个数据字。在图2所示的实施例中，每一存储器行220、260包括两个EEPROM存储器元件222、 M2J62、264和一个闪速元件226J66。然而，存储器行的其他实施例可以包括不同数目的 EEPROM存储器元件和不同数目的闪速存储器元件。当存储器行只包括一个EEPROM存储器元件时，可以省略选择晶体管2 和用于对控制选择晶体管的电路加以控制的相应电路。 存储器行中只包括一个EEPROM存储器元件与对于软件代码具有大存储空间而对于应用数据具有小得多空间的产品需求相一致。代替在每一存储器行中具有一个闪速元件，一个存储器行可以包括多于一个闪速元件。在这种情况下，可以开发具有较小粒度的闪速存储器矩阵，而不损失同时对整行进行编程的可能性。图3示出了对于单独的存储器行(例如存储器行220)，图1所示的行解码器110 的实施例。行解码器310包括标准解码逻辑电路312 ；用于公共访问电源电压的电平移动电路314 ；用于EEPROM存储器电源电压的电平移动电路316 ；和用于闪速存储器电源电压的电平移动电路318。标准解码逻辑电路与地址总线106相连，并且配置用于向三个电平移动器传送选择状态。电平移动电路314配置用于经由线路MO向访问晶体管236提供公共电源电压信号。电平移动电路316配置用于经由线路M2向EEPROM单元晶体管230提供电源电压信号。电平移动电路318配置用于经由线路M4向闪速单元晶体管238提供电源电压信号。这三个电平移动电路分别与全局负电源电压线320、330和340相连，以接收负电源电压。这三个电平移动电路还分别与全局正电源电压线322、332和342相连，以接收正电源电压。正电源电压和负电源电压意味着较高的电源电压和较低的电源电压，对于有电平移动电路的“选择”和“未选择”状态。可以通过向电平移动电路314、316、318施加适当的全局电源电压来进行非易失性存储器电路100的存储器行中EEPROM和/或闪速元件的选择。
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图4是根据本发明实施例的用于对非易失性存储器电路中存储的数据进行访问的方法的流程图。在块402，选择存储器电路的存储器行中的所有EEPROM存储器单元和所有闪速存储器单元。在块404，向选择的闪速存储器单元提供第一电压。在块406，向选择的EEPROM存储器单元的至少一部分提供第二电压。在块408，并行访问在选择的闪速存储器单元中存储的数据和在选择的EEPROM存储器单元的所述至少一部分中存储的数据。本发明实施例可以用于使用非易失性嵌入式存储器的电子电路，其需要针对块型数据的大存储器和针对具有单独擦除/编程访问的数据的小存储器，以将EEPROM存储器实现的小粒度与闪速存储器实现的高效总比特密度相结合。尽管按照具体的顺序示出和描述了这里所述方法的操作，但是可以改变所述方法的操作顺序，使得特定操作可以按照相反顺序执行，或者使得特定操作可以至少部分地与其他操作同时执行。在另一实施例中，可以按照间歇和/或交替的方式实现不同操作的指令或子操作。此外，尽管所述或所示的本发明特定实施例包括这里所述或所示的若干部件，但是本发明的其他实施例可以包括更少或更多的部件以实现更少或更多的特征。另外，尽管已经描述和示出了本发明的特定实施例，但是本发明并非局限于这样描述和示出的部件的特定形式和布置。本发明的范围由所附权利要求及其等价物来限定。
权利要求
1.一种非易失性存储器电路，所述非易失性存储器电路包括存储器行，其中至少一个存储器行包括至少一个电可擦除可编程只读存储器(EEPROM) 存储器元件和至少一个闪速存储器元件，并且所述至少一个EEPROM存储器元件和所述至少一个闪速存储器元件配置为并行地访问；以及支持电路，与存储器行相连，其中所述至少一个存储器行中的所述至少一个EEPROM存储器元件和所述至少一个闪速存储器元件共享所述支持电路的一部分。
2.根据权利要求1所述的非易失性存储器电路，其中所述至少一个EEPROM存储器元件的每一个包括一个或多个EEPROM存储器单元， 所述至少一个闪速存储器元件的每一个包括一个或多个闪速存储器单元， 所述一个或多个EEPROM存储器单元的每一个包括EEPROM单元晶体管，以及所述一个或多个闪速存储器单元的每一个包括闪速单元晶体管。
3.根据权利要求2所述的非易失性存储器电路，其中所述至少一个EEPROM存储器元件的每一个配置用于存储数据字，以及所述至少一个闪速存储器元件的每一个配置用于存储另一数据字。
4.根据权利要求2所述的非易失性存储器电路，其中所述一个或多个EEPROM存储器单元的每一个还包括访问晶体管，以及所述一个或多个闪速存储器单元的每一个还包括另一访问晶体管。
5.根据权利要求4所述的非易失性存储器电路，其中访问晶体管与电源电压线相连， 并且配置用于当激活所述电源电压线时选择存储器行的每一 EEPROM单元晶体管和每一闪速单元晶体管。
6.根据权利要求5所述的非易失性存储器电路，其中所述至少一个存储器行还包括选择晶体管，以及其中每一个选择晶体管与第二电源电压线以及EEPROM存储器元件之一相连。
7.根据权利要求6所述的非易失性存储器电路，其中选择晶体管配置用于在激活时将第二电源电压线与所述EEPROM存储器元件之一相连，以及配置用于在去激活时将第二电源电压线与所述EEPROM存储器元件之一分离。
8.根据权利要求7所述的非易失性存储器电路，其中闪速存储器单元的闪速单元晶体管与第三电源电压线相连，并且配置用于当激活第三电源电压线时是可访问的。
9.根据权利要求2所述的非易失性存储器电路，其中所述至少一个存储器行只包括一个EEPROM存储器元件。
10.根据权利要求1所述的非易失性存储器电路，其中所述支持电路包括读出放大器，配置用于测量所述至少一个EEPROM存储器元件或所述至少一个闪速存储器元件的电压或电流；模式选择电路，配置用于产生选择所述至少一个EEPROM存储器元件、所述至少一个闪速存储器元件、或者并行地选择所述至少一个EEPROM存储器元件和所述至少一个闪速存储器元件的信号；以及电源电路，配置用于向所述至少一个EEPROM存储器元件和所述至少一个闪速存储器元件供电。
11.根据权利要求1所述的非易失性存储器电路，还包括地址总线，配置用于接收存储器地址；列解码器，与地址总线相连，并且配置用于选择与所述存储器地址相对应的EEPROM存储器元件或闪速存储器元件位于哪一存储器列；以及行解码器，与地址总线相连，并且配置用于选择与所述存储器地址相对应的EEPROM存储器元件或闪速存储器元件位于哪一存储器行。
12.—种非易失性存储器电路，所述非易失性存储器电路包括 电可擦除可编程只读存储器(EEPROM)存储器矩阵；闪速存储器矩阵；地址总线，配置用于接收存储器地址；列解码器，与地址总线相连，并且配置用于选择与所述存储器地址相对应的存储器元件位于哪一存储器列；以及行解码器，与地址总线相连，并且配置用于选择与所述存储器地址相对应的存储器元件位于哪一存储器行，其中所述非易失性存储器电路的至少一行包括EEPROM存储器矩阵中的至少一个EEPROM存储器元件和闪速存储器矩阵中的至少一个闪速存储器元件，所述至少一个 EEPROM存储器元件和闪速存储器矩阵中的所述至少一个闪速存储器元件配置为并行地访问。
13.根据权利要求12所述的非易失性存储器电路，其中所述至少一个EEPROM存储器元件的每一个包括一个或多个EEPROM存储器单元， 所述至少一个闪速存储器元件的每一个包括一个或多个闪速存储器单元， 所述一个或多个EEPROM存储器单元的每一个包括EEPROM单元晶体管，以及所述一个或多个闪速存储器单元的每一个包括闪速单元晶体管。
14.根据权利要求13所述的非易失性存储器电路，其中所述一个或多个EEPROM存储器单元的每一个还包括访问晶体管， 所述一个或多个闪速存储器单元的每一个还包括另一访问晶体管， 所述访问晶体管与电源电压线相连，并且配置用于当激活所述电源电压线时选择所述至少一个存储器行的每一 EEPROM单元晶体管和每一闪速单元晶体管，所述至少一个存储器行还包括选择晶体管，其中每一个选择晶体管与第二电源电压线以及EEPROM存储器元件之一相连，所述选择晶体管配置用于在激活时将第二电源电压线与所述EEPROM存储器元件之一相连，以及配置用于在去激活时将第二电源电压线与所述EEPROM存储器元件之一分离，以及所述闪速存储器单元的闪速单元晶体管与第三电源电压线相连，并且配置用于当激活第三电源电压线时是可访问的。
15.根据权利要求12所述的非易失性存储器电路，其中所述至少一个EEPROM存储器元件的每一个配置用于存储数据字，以及所述至少一个闪速存储器元件的每一个配置用于存储另一数据字。
16.根据权利要求12所述的非易失性存储器电路，其中所述至少一个存储器行只包括一个EEPROM存储器元件。
17.根据权利要求12所述的非易失性存储器电路，其中所述行解码器包括用于所述至少一个存储器行的解码电路和电平移动电路。
18.根据权利要求12所述的非易失性存储器电路，还包括与所述EEPROM存储器矩阵和所述闪速存储器矩阵相连的支持电路，其中所述至少一个存储器行中的所述至少一个 EEPROM存储器元件和所述至少一个闪速存储器元件共享所述支持电路的一部分。
19.一种对非易失性存储器电路中存储的数据进行访问的方法，所述方法包括选择存储器电路的存储器行中的所有电可擦除可编程只读存储器(EEPROM)存储器单元和所有闪速存储器单元；向选择的闪速存储器单元提供第一电压；向选择的EEPROM存储器单元中的至少一部分提供第二电压；以及访问选择的闪速存储器单元中存储的数据以及选择的EEPROM存储器单元的所述至少一部分中存储的数据。
20.根据权利要求19所述的方法，其中向选择的EEPROM存储器单元中的所述至少一部分提供第二电压包括通过选择晶体管向选择的EEPROM存储器单元提供第二电压，向选择的EEPROM存储器单元中的所述至少一部分提供第二电压还包括激活或者去激活选择晶体管，以及访问选择的闪速存储器单元中存储的数据以及选择的EEPROM存储器单元的所述至少一部分中存储的数据包括以下各项至少之一读取选择的闪速存储器单元中存储的数据以及选择的EEPROM存储器单元的所述至少一部分中存储的数据；擦除选择的闪速存储器单元中存储的数据以及选择的EEPROM存储器单元的所述至少一部分中存储的数据；以及在选择的闪速存储器单元以及选择的EEPROM存储器单元的所述至少一部分中写入新数据。
全文摘要
非易失性存储器电路包括存储器行以及与存储器行相连的支持电路，其中至少一个存储器行包括至少一个电可擦除可编程只读存储器(EEPROM)存储器元件和至少一个闪速存储器元件。EEPROM和闪速元件配置为共享一部分支持电路并且可以并行地访问。
文档编号H01L27/115GK102446923SQ201110302419
公开日2012年5月9日 申请日期2011年10月8日 优先权日2010年10月5日
发明者克里斯托夫·汉斯·约阿西姆·加尔贝, 安德烈亚斯·嫩特维格, 尼尔斯·桑德斯费尔德, 森克·奥斯特敦 申请人:Nxp股份有限公司